JPS63184991A - ランダム・アクセス・メモリ - Google Patents
ランダム・アクセス・メモリInfo
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- JPS63184991A JPS63184991A JP62019013A JP1901387A JPS63184991A JP S63184991 A JPS63184991 A JP S63184991A JP 62019013 A JP62019013 A JP 62019013A JP 1901387 A JP1901387 A JP 1901387A JP S63184991 A JPS63184991 A JP S63184991A
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- Japan
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- gate means
- gate
- data
- transistor
- data bus
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野〕
この発明は、ランダム・アクセス・メモリに関するもの
である。
である。
［従来の技術］
第２図は、従来のダイナミック・ランダム・アクセス争
メモリ（ダイナミックＲＡＭ）の主要部の回路図である
。
メモリ（ダイナミックＲＡＭ）の主要部の回路図である
。
図において、メモリセル１，２には、相補的なビット線
対５．６が接続されている。そして、このビット線対５
．６にはセンスアンプ３が接続されており、さらに第１
のＩ１０ゲートトランジスタＱｌ、Ｑ２を介してデータ
バスＩ１０．Ｉ１０がそれぞれ接続されている。このト
ランジスタＱ１、Ｑ２のゲート電極にはコラムデコーダ
４のデコーダ出力線φ７が接続されており、このデコー
ダ出力線φ工に出力される信号によってこのトランジス
タＱｌ、Ｑ２がオン・オフするようになっている。
対５．６が接続されている。そして、このビット線対５
．６にはセンスアンプ３が接続されており、さらに第１
のＩ１０ゲートトランジスタＱｌ、Ｑ２を介してデータ
バスＩ１０．Ｉ１０がそれぞれ接続されている。このト
ランジスタＱ１、Ｑ２のゲート電極にはコラムデコーダ
４のデコーダ出力線φ７が接続されており、このデコー
ダ出力線φ工に出力される信号によってこのトランジス
タＱｌ、Ｑ２がオン・オフするようになっている。
また、ビット線対５，６間には、プリチャージ・イコラ
イズ用トランジスタＱ５．Ｑ６が接続されている。この
トランジスタＱ５．Ｑ６のゲート電極にはクロック信号
線φ１が接続されており、このクロック信号線φ、に加
えられる信号によってこのトランジスタＱ５．Ｑ６がオ
ン・オフするようになっている。さらに、メモリセル１
，２とセンスアンプ３とを接続する各ビット線５，６の
中間部には、トランスファゲートトランジスタＱ７、Ｑ
８が接続されている。このトランスファゲートトランジ
スタＱ７．Ｑ８のゲート電極にはクロック信号線φ２が
接続されており、このクロック信号線φ２に加えられる
信号によってこのトランジスタＱ７．Ｑ８がオン・オフ
するようになっている。
イズ用トランジスタＱ５．Ｑ６が接続されている。この
トランジスタＱ５．Ｑ６のゲート電極にはクロック信号
線φ１が接続されており、このクロック信号線φ、に加
えられる信号によってこのトランジスタＱ５．Ｑ６がオ
ン・オフするようになっている。さらに、メモリセル１
，２とセンスアンプ３とを接続する各ビット線５，６の
中間部には、トランスファゲートトランジスタＱ７、Ｑ
８が接続されている。このトランスファゲートトランジ
スタＱ７．Ｑ８のゲート電極にはクロック信号線φ２が
接続されており、このクロック信号線φ２に加えられる
信号によってこのトランジスタＱ７．Ｑ８がオン・オフ
するようになっている。
また、各メモリセル１，２にはワード線ＷＬＩ。
ＷＬ２が接続されている。
次に、このダイナミックＲＡＭの動作について説明する
。
。
メモリセル１に蓄えられているデータを読出す場合は、
まず、プリチャージ・イコライズ用トランジスタＱ５．
Ｑ６によって、ビット線５，６がプリチャージされる。
まず、プリチャージ・イコライズ用トランジスタＱ５．
Ｑ６によって、ビット線５，６がプリチャージされる。
次いで、ワード線ＷＬ１に加えられる信号がｒＨＪレベ
ルとなり、メモリセル１内のデータがビット線５に読出
される。この場合、クロック信号線φ２の信号は常時ｒ
ＨＪレベルとなっている。その後、センスアンプ３が活
性化され、データが増幅される。そして、コラムデコー
ダ４が選択されてデコーダ出力線φ工にｒＨＪレベルの
信号が出力されると、Ｉ１０ゲートトランジスタＱｌ、
Ｑ２がオンし、ビット線５゜６上のデータがデータバス
Ｉ１０．Ｉ１０に読出される。
ルとなり、メモリセル１内のデータがビット線５に読出
される。この場合、クロック信号線φ２の信号は常時ｒ
ＨＪレベルとなっている。その後、センスアンプ３が活
性化され、データが増幅される。そして、コラムデコー
ダ４が選択されてデコーダ出力線φ工にｒＨＪレベルの
信号が出力されると、Ｉ１０ゲートトランジスタＱｌ、
Ｑ２がオンし、ビット線５゜６上のデータがデータバス
Ｉ１０．Ｉ１０に読出される。
メモリセル１にデータを書込む場合には、まず、コラム
デコーダ４が選択されてデコーダ出力線φ工にｒＨＪレ
ベルの信号が出力されるとともに、ワード線ＷＬＩに加
えられる信号がｒＨＪレベルとなる。すると、Ｉ１０ゲ
ートトランジスタＱｌ。
デコーダ４が選択されてデコーダ出力線φ工にｒＨＪレ
ベルの信号が出力されるとともに、ワード線ＷＬＩに加
えられる信号がｒＨＪレベルとなる。すると、Ｉ１０ゲ
ートトランジスタＱｌ。
Ｑ２がオンし、データバスＩ１０．Ｉ１０上のデータが
ビット線対５．６にそれぞれ転送され、メモリセル１に
そのデータが書込まれる。
ビット線対５．６にそれぞれ転送され、メモリセル１に
そのデータが書込まれる。
トランスファゲートトランジスタＱ７．Ｑ８は、センス
アンプ３を活性化するときにビット線対５゜６の容量お
よびノイズを軽減し、センス感度を上げるために用いら
れている。
アンプ３を活性化するときにビット線対５゜６の容量お
よびノイズを軽減し、センス感度を上げるために用いら
れている。
［発明が解決しようとする問題点コ
上記の従来のダイナミックＲＡＭにおいては、Ｉ１０ゲ
ートトランジスタＱｌ、Ｑ２およびトランスファゲート
トランジスタＱ７．Ｑ８のインピーダンス、ビット線対
５．６の抵抗成分等のために、データバスＩ１０．Ｉ１
０上のデータをメモリセル１に書込む際の動作速度が遅
くなっていた。
ートトランジスタＱｌ、Ｑ２およびトランスファゲート
トランジスタＱ７．Ｑ８のインピーダンス、ビット線対
５．６の抵抗成分等のために、データバスＩ１０．Ｉ１
０上のデータをメモリセル１に書込む際の動作速度が遅
くなっていた。
そこで、Ｉ１０ゲートトランジスタＱｌ、Ｑ２のゲート
幅を大きくすることによりインピーダンスを小さくする
と、読出しの際に、データバスＩ１０、Ｉｌｏのアンバ
ランスの影響を受けやすく、安定な動作ができず、その
ため、Ｉ１０ゲートトランジスタＱｌ、Ｑ２のインピー
ダンスを下げることができない等の問題点があった。
幅を大きくすることによりインピーダンスを小さくする
と、読出しの際に、データバスＩ１０、Ｉｌｏのアンバ
ランスの影響を受けやすく、安定な動作ができず、その
ため、Ｉ１０ゲートトランジスタＱｌ、Ｑ２のインピー
ダンスを下げることができない等の問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、書込時にデータバスＩ１０゜１１０からビッ
ト線５．６に至るまでのインピーダンスを下げることに
より高速な書込動作を実現することができるとともに、
読出時にも高速でかつ安定な動作を行なうランダム・ア
クセス・メモリを得ることを目的とする。
たもので、書込時にデータバスＩ１０゜１１０からビッ
ト線５．６に至るまでのインピーダンスを下げることに
より高速な書込動作を実現することができるとともに、
読出時にも高速でかつ安定な動作を行なうランダム・ア
クセス・メモリを得ることを目的とする。
［問題点を解決するための手段］
この発明に係るランダム・アクセス・メモリは、ビット
線対とデータバスとの間に、第１のゲート手段および第
２のゲート手段を接続し、これらのゲート手段を制御手
段によってオン・オフするようにしたものである。制御
手段は、続出時に第１のゲート手段を導通状態にさせ、
書込時に第１のゲート手段および第２のゲート手段を導
通状態にさせるものである。
線対とデータバスとの間に、第１のゲート手段および第
２のゲート手段を接続し、これらのゲート手段を制御手
段によってオン・オフするようにしたものである。制御
手段は、続出時に第１のゲート手段を導通状態にさせ、
書込時に第１のゲート手段および第２のゲート手段を導
通状態にさせるものである。
［作用コ
この発明に係るランダムΦアクセスーメモリにおいては
、読出時には、制御手段により第１のゲート手段がオン
され、メモリセルに蓄えられているデータがビット線か
ら第１のゲート手段を通ってデータバスに読出される。
、読出時には、制御手段により第１のゲート手段がオン
され、メモリセルに蓄えられているデータがビット線か
ら第１のゲート手段を通ってデータバスに読出される。
書込時には、制御手段により第１のゲート手段および第
２のゲート手段がオンされ、データバス上のデータが第
１のゲート手段および第２のゲート手段を通ってビット
線からメモリセル内に書込まれる。
２のゲート手段がオンされ、データバス上のデータが第
１のゲート手段および第２のゲート手段を通ってビット
線からメモリセル内に書込まれる。
このようにして、書込時には、データが第１のゲート手
段および第２のゲート手段を通ることになるので、デー
タバスからビット線に至るまでのインピーダンスが小さ
くなり、高速な書込動作が実現される。一方、続出時に
は、第２のゲート手段は関与しないため、安定な読出動
作が妨げられない。
段および第２のゲート手段を通ることになるので、デー
タバスからビット線に至るまでのインピーダンスが小さ
くなり、高速な書込動作が実現される。一方、続出時に
は、第２のゲート手段は関与しないため、安定な読出動
作が妨げられない。
［実施例］
以下、この発明の一実施例を図面を用いて説明する。
第１１図は、この発明によるダイナミックＲＡＭの一実
施例の回路図である。
施例の回路図である。
図において、メモリセル１，２には、相補的なビット線
対５．６が接続されている。そして、このビット線対５
，６にはセンスアンプ３が接続されており、さらに第１
のＩ１０ゲートトランジスタＱｌ、Ｑ２を介してデータ
バスＩ１０．Ｉ１０が接続されている。この第１のＩ１
０ゲートトランジスタＱｌ、Ｑ２のゲート電極にはコラ
ムデコーダ４の第１のデコーダ出力線φアが接続されて
おり、この第１のデコーダ出力線φ工に出力される信号
によってこのトランジスタＱｌ、Ｑ２がオン・オフする
ようになっている。
対５．６が接続されている。そして、このビット線対５
，６にはセンスアンプ３が接続されており、さらに第１
のＩ１０ゲートトランジスタＱｌ、Ｑ２を介してデータ
バスＩ１０．Ｉ１０が接続されている。この第１のＩ１
０ゲートトランジスタＱｌ、Ｑ２のゲート電極にはコラ
ムデコーダ４の第１のデコーダ出力線φアが接続されて
おり、この第１のデコーダ出力線φ工に出力される信号
によってこのトランジスタＱｌ、Ｑ２がオン・オフする
ようになっている。
また、ビット線対５，６には、プリチャージ・イコライ
ズ用トランジスタＱ５．Ｑ６が接続されている。このト
ランジスタＱ５．Ｑ６のゲート電極にはクロック信号線
φ、が接続されており、このクロック信号線φ、に加え
られる信号によってこのトランジスタＱ５．ＱＢがオン
・オフするようになっている。
ズ用トランジスタＱ５．Ｑ６が接続されている。このト
ランジスタＱ５．Ｑ６のゲート電極にはクロック信号線
φ、が接続されており、このクロック信号線φ、に加え
られる信号によってこのトランジスタＱ５．ＱＢがオン
・オフするようになっている。
さらに、メモリセル１，２とセンスアンプ３とを接続す
る各ビット線５，６の中間部には、トランスファゲート
トランジスタＱ７．Ｑ８がそれぞれ接続されている。こ
のトランスファゲートトランジスタＱ７．Ｑ８のゲート
電極にはクロック信号線φ２が接続されており、このク
ロック信号線φ２に加えられる信号によってこのトラン
ジスタＱ７．Ｑ８がオン・オフするようになっている。
る各ビット線５，６の中間部には、トランスファゲート
トランジスタＱ７．Ｑ８がそれぞれ接続されている。こ
のトランスファゲートトランジスタＱ７．Ｑ８のゲート
電極にはクロック信号線φ２が接続されており、このク
ロック信号線φ２に加えられる信号によってこのトラン
ジスタＱ７．Ｑ８がオン・オフするようになっている。
この発明においては、さらに、メモリセル１゜２とトラ
ンスファゲートトランジスタＱ７．Ｑ８とのそれぞれの
接続点と、データバスＩ１０，１７万との間に、書込専
用の第２のＩ１０ゲートトランジスタＱ３．Ｑ４がそれ
ぞれ接続されている。
ンスファゲートトランジスタＱ７．Ｑ８とのそれぞれの
接続点と、データバスＩ１０，１７万との間に、書込専
用の第２のＩ１０ゲートトランジスタＱ３．Ｑ４がそれ
ぞれ接続されている。
この第２のＩ１０ゲートトランジスタＱ３．Ｑ４のゲー
ト電極にはコラムデコーダ４の第２のデコーダ出力線φ
ＹＷが接続されており、この第２のデコーダ出力線φＹ
Ｗに出力される信号によってこのトランジスタＱ３．Ｑ
４がオン・オフするようになっている。
ト電極にはコラムデコーダ４の第２のデコーダ出力線φ
ＹＷが接続されており、この第２のデコーダ出力線φＹ
Ｗに出力される信号によってこのトランジスタＱ３．Ｑ
４がオン・オフするようになっている。
コラムデコーダ４は、続出時には第１のデコーダ出力線
φ工にｒＨＪレベルの信号を出力し、書込時には第１の
デコーダ出力線φ工および第２のデコーダ出力線φｙｗ
にｒＨＪレベルの信号を出力するものである。
φ工にｒＨＪレベルの信号を出力し、書込時には第１の
デコーダ出力線φ工および第２のデコーダ出力線φｙｗ
にｒＨＪレベルの信号を出力するものである。
次に、このダイナミックＲＡＭの動作について説明する
。
。
メモリセル１に蓄えられているデータを読出す場合には
、まず、プリチャージ・イコライズ用トランジスタＱ５
．Ｑ６によって、ビット線５，６が（１／２） 争
（Ｖｃ ｃ ＶＴ Ｈ） ｌこプリチャージされる。
、まず、プリチャージ・イコライズ用トランジスタＱ５
．Ｑ６によって、ビット線５，６が（１／２） 争
（Ｖｃ ｃ ＶＴ Ｈ） ｌこプリチャージされる。
ここで、ＶＣＣは電源電圧、ＶＴＨはしきい値電圧であ
る。
る。
次いで、ワード線ＷＬＩに加えられる信号がｒＨＪレベ
ルとなり、メモリセル１内のデータがビット線５に読出
される。この場合、クロック信号線φ２の信号は常時ｒ
ＨＪレベルとなっている。
ルとなり、メモリセル１内のデータがビット線５に読出
される。この場合、クロック信号線φ２の信号は常時ｒ
ＨＪレベルとなっている。
その後、センスアンプ３が活性化され、データが増幅さ
れる。そして、コラムデコーダ４の第１のデコーダ出力
線φ工にｒＨＪレベルの信号が出力され、これにより第
１のＩ１０ゲートトランジスタＱｌ、Ｑ２がオンし、ビ
ット線５．６上のデータがデータバスＩ１０．？に読出
される。
れる。そして、コラムデコーダ４の第１のデコーダ出力
線φ工にｒＨＪレベルの信号が出力され、これにより第
１のＩ１０ゲートトランジスタＱｌ、Ｑ２がオンし、ビ
ット線５．６上のデータがデータバスＩ１０．？に読出
される。
メモリセル１にデータを書込む場合には、まず、コラム
デコーダ４が選択されて第１のデコーダ出カ線φ工およ
び第２のデコーダ出力線φ、ＷにｒＨＪレベルの信号が
出力されるとともに、ワード線ＷＬ１に加えられる信号
がｒＨＪレベルとなる。すると、第１のＩ１０ゲートト
ランジスタＱ１、Ｑ２および第２のＩ１０ゲートトラン
ジスタＱ３．Ｑ４がオンし、データバスＩ１０．Ｉ１０
上のデータがビット線５．６にそれぞれ転送され、メモ
リセル１にそのデータが書込まれる。
デコーダ４が選択されて第１のデコーダ出カ線φ工およ
び第２のデコーダ出力線φ、ＷにｒＨＪレベルの信号が
出力されるとともに、ワード線ＷＬ１に加えられる信号
がｒＨＪレベルとなる。すると、第１のＩ１０ゲートト
ランジスタＱ１、Ｑ２および第２のＩ１０ゲートトラン
ジスタＱ３．Ｑ４がオンし、データバスＩ１０．Ｉ１０
上のデータがビット線５．６にそれぞれ転送され、メモ
リセル１にそのデータが書込まれる。
この場合、データバスＩ１０．Ｉ１０のデータは、２つ
の並列な経路を通ってメモリセル１に書込まれる。第１
の経路は、従来と同様に第１のＩ１０ゲートトランジス
タＱｌ、Ｑ２を経由し、トランスファゲートトランジス
タＱ７．Ｑ８をそれぞれ通過してビット線５，６に至る
経路である。
の並列な経路を通ってメモリセル１に書込まれる。第１
の経路は、従来と同様に第１のＩ１０ゲートトランジス
タＱｌ、Ｑ２を経由し、トランスファゲートトランジス
タＱ７．Ｑ８をそれぞれ通過してビット線５，６に至る
経路である。
第２の経路は、第２のＩ１０ゲートトランジスタＱ３．
Ｑ４をそれぞれ経由して直接ビット線５゜６に至る経路
である。
Ｑ４をそれぞれ経由して直接ビット線５゜６に至る経路
である。
このように、書込専用の第２のＩ１０ゲートトランジス
タＱ３．Ｑ４は、書込時だけにオンし、読出動作には関
与しないため、インピーダンスを小さくしても読出動作
を不安定にしない。
タＱ３．Ｑ４は、書込時だけにオンし、読出動作には関
与しないため、インピーダンスを小さくしても読出動作
を不安定にしない。
したがって、書込時だけ、データバスＩ １０゜１１０
からビット線５，６に至るまでのインピーダンスを小さ
くすることができるため、書込動作を高速化することが
できる。
からビット線５，６に至るまでのインピーダンスを小さ
くすることができるため、書込動作を高速化することが
できる。
第３図は、ダイナミックＲＡＭの続出−書込動作におけ
るビット線対の電圧Ｖをシミュレーションして図示した
ものであり、（ａ）は従来のダイナミックＲＡＭによる
ものであり、（ｂ）はこの発明の実施例のダイナミック
ＲＡＭによるものである。
るビット線対の電圧Ｖをシミュレーションして図示した
ものであり、（ａ）は従来のダイナミックＲＡＭによる
ものであり、（ｂ）はこの発明の実施例のダイナミック
ＲＡＭによるものである。
図において、ｔ、時にワード線ＷＬ１の信号が立上がり
、データがビット線５に読出される。次いで、ｔ２時に
センスアンプ３が活性化され、データが増幅される。そ
して、ｔ１時にコラムデコーダ４が選択されてデコーダ
出力線φ７にｒＨＪレベルの信号が出力される。これに
よりＩ１０ゲートトランジスタＱｌ、Ｑ２が開き、デー
タがデータバスＩ１０．ｍに読出される。
、データがビット線５に読出される。次いで、ｔ２時に
センスアンプ３が活性化され、データが増幅される。そ
して、ｔ１時にコラムデコーダ４が選択されてデコーダ
出力線φ７にｒＨＪレベルの信号が出力される。これに
よりＩ１０ゲートトランジスタＱｌ、Ｑ２が開き、デー
タがデータバスＩ１０．ｍに読出される。
次に、ｔｓ時にコラムデコーダ４のデコーダ出力線φ工
にｒＨＪレベルの信号が出力されるとともに、この実施
例のグイナラミックＲＡＭにおいてはデコーダ出力線φ
ＹｖにｒＨＪレベルの信号が出力される。これにより、
従来のダイナミックＲＡＭにおいては、Ｉ１０ゲートト
ランジスタＱ１、Ｑ２がオンし、この実施例のダイナミ
ックＲＡＭにおいては、第１のゲートトランジスタＱｌ
。
にｒＨＪレベルの信号が出力されるとともに、この実施
例のグイナラミックＲＡＭにおいてはデコーダ出力線φ
ＹｖにｒＨＪレベルの信号が出力される。これにより、
従来のダイナミックＲＡＭにおいては、Ｉ１０ゲートト
ランジスタＱ１、Ｑ２がオンし、この実施例のダイナミ
ックＲＡＭにおいては、第１のゲートトランジスタＱｌ
。
Ｑ２および第２のゲートトランジスタＱ３．Ｑ４がオン
し、データの書込みが行なわれる。ｔ６時にワード線Ｗ
ＬＩの信号がｒＬＪレベルにされ、その後センスアンプ
３が非活性化されて、ビット線５，６はプリチャージ状
態となる。
し、データの書込みが行なわれる。ｔ６時にワード線Ｗ
ＬＩの信号がｒＬＪレベルにされ、その後センスアンプ
３が非活性化されて、ビット線５，６はプリチャージ状
態となる。
図に示すように、書込時におけるビット線対５゜６のデ
ータの反転速度は、この実施例のダイナミックＲＡＭの
方が従来のダイナミックＲＡＭと比較して非常に速くな
っている。
ータの反転速度は、この実施例のダイナミックＲＡＭの
方が従来のダイナミックＲＡＭと比較して非常に速くな
っている。
なお、上記実施例においては、センス感度向上のために
トランスファゲートトランジスタＱ７゜Ｑ８を挿入して
いるが、このトランスファゲートトランジスタＱ７．Ｑ
８がない場合においても、この発明による書込専用の第
２のＩ１０ゲートトランジスタＱ３．Ｑ４は上記実施例
と同様の効果を奏する。
トランスファゲートトランジスタＱ７゜Ｑ８を挿入して
いるが、このトランスファゲートトランジスタＱ７．Ｑ
８がない場合においても、この発明による書込専用の第
２のＩ１０ゲートトランジスタＱ３．Ｑ４は上記実施例
と同様の効果を奏する。
［発明の効果コ
以上のようにこの発明によれば、ビット線とデータバス
との間に第１のゲート手段に加えて書込時にのみオンす
る第２のゲート手段が接続されており、読出時には第１
のゲート手段がオンし、書込時には第１のゲート手段お
よび第２のゲート手段がオンするようになされているた
め、高速な書込動作および高速でかつ安定な読出動作が
実現可能となる。
との間に第１のゲート手段に加えて書込時にのみオンす
る第２のゲート手段が接続されており、読出時には第１
のゲート手段がオンし、書込時には第１のゲート手段お
よび第２のゲート手段がオンするようになされているた
め、高速な書込動作および高速でかつ安定な読出動作が
実現可能となる。
第１図はこの発明の一実施例によるダイナミック・ラン
ダム・アクセス・メモリの回路図、第２図は従来のダイ
ナミック・ランダム・アクセス・メモリの回路図、第３
図（ａ）、 （ｂ）は続出−書込サイクル時のビット
線対電位のタイミングチャートであり、（ａ）は従来の
ダイナミック・ランダム・アクセス・メモリによるもの
であり、（ｂ）はこの発明の一実施例のダイナミック・
ランダム番アクセス・メモリによるものである。 図において、１，２はメモリセル、３はセンスアンプ、
４はコラムデコーダ、５，６はビット線対、Ｑｌ、Ｑ２
は第１のＩ１０ゲートトランジスタ、Ｑ３．Ｑ４は第２
のＩ１０ゲートトランジスタ、Ｉｌｏ、Ｉｌｏはデータ
バス、φ工は第１のデコーダ出力線、φＹＷは第２のデ
コーダ出力線である。 なお、各図中同一符号は同一または相当部分を示す。
ダム・アクセス・メモリの回路図、第２図は従来のダイ
ナミック・ランダム・アクセス・メモリの回路図、第３
図（ａ）、 （ｂ）は続出−書込サイクル時のビット
線対電位のタイミングチャートであり、（ａ）は従来の
ダイナミック・ランダム・アクセス・メモリによるもの
であり、（ｂ）はこの発明の一実施例のダイナミック・
ランダム番アクセス・メモリによるものである。 図において、１，２はメモリセル、３はセンスアンプ、
４はコラムデコーダ、５，６はビット線対、Ｑｌ、Ｑ２
は第１のＩ１０ゲートトランジスタ、Ｑ３．Ｑ４は第２
のＩ１０ゲートトランジスタ、Ｉｌｏ、Ｉｌｏはデータ
バス、φ工は第１のデコーダ出力線、φＹＷは第２のデ
コーダ出力線である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (2)
- （１）マトリクス状に配置された複数個のメモリセルと
、 前記メモリセルに接続されるビット線対と、前記ビット
線対に接続されるセンスアンプと、データバスと、 前記各ビット線と前記データバスとの間に接続された第
１のゲート手段と、 前記各ビット線と前記データバスとの間に接続された第
２のゲート手段と、 読出時に前記第１のゲート手段を導通状態にさせ、書込
時に前記第１のゲート手段および前記第２のゲート手段
を導通状態にさせる制御手段とを備えたランダム・アク
セス・メモリ。 - （２）前記第２のゲート手段のインピーダンスは、前記
第１のゲート手段のインピーダンスよりも小さいことを
特徴とする特許請求の範囲第１項記載のランダム・アク
セス・メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62019013A JPS63184991A (ja) | 1987-01-28 | 1987-01-28 | ランダム・アクセス・メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62019013A JPS63184991A (ja) | 1987-01-28 | 1987-01-28 | ランダム・アクセス・メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63184991A true JPS63184991A (ja) | 1988-07-30 |
Family
ID=11987612
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62019013A Pending JPS63184991A (ja) | 1987-01-28 | 1987-01-28 | ランダム・アクセス・メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63184991A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5295094A (en) * | 1990-11-22 | 1994-03-15 | Mitsubishi Denki Kabushiki Kaisha | Memory circuit |
| JP2007009485A (ja) * | 2005-06-29 | 2007-01-18 | Nichibei Co Ltd | ブラインドの操作具取付構造 |
| WO2019016688A1 (en) | 2017-07-18 | 2019-01-24 | Renson Sunprotection-Screens Nv | SCREEN DEVICE |
-
1987
- 1987-01-28 JP JP62019013A patent/JPS63184991A/ja active Pending
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