JPS6027021A - 高速デイジタル信号読み出し回路 - Google Patents
高速デイジタル信号読み出し回路Info
- Publication number
- JPS6027021A JPS6027021A JP13539383A JP13539383A JPS6027021A JP S6027021 A JPS6027021 A JP S6027021A JP 13539383 A JP13539383 A JP 13539383A JP 13539383 A JP13539383 A JP 13539383A JP S6027021 A JPS6027021 A JP S6027021A
- Authority
- JP
- Japan
- Prior art keywords
- speed
- low
- lsi
- digital signal
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
- G06F5/16—Multiplexed systems, i.e. using two or more similar devices which are alternately accessed for enqueue and dequeue operations, e.g. ping-pong buffers
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、情報処理装置の論理回路に関する。
特に、低速出カバソファを持つＬＳＩ（大規模集積回路
′）から高速ディジタル信号を読み出す回路に関するも
のである。
′）から高速ディジタル信号を読み出す回路に関するも
のである。
従来、高速ディジタル信号は、高速出カバソファすなわ
ち読み出しクロックの周期よりも遅延の小さい出カバソ
ファを持つＬＳＩを用いて出力し、このバッファの前段
で一度読み出しクロックの位相を合わせ、出カバソファ
通過後にＬＳＩの外部にて再び読み出しクロックに位相
を合わせて読み出していた。したがって、このような従
来方式では、出カバソファの前段での位相合わせと後段
での位相合わせば、隣り合った２つのパルスのうち、時
間的に先行しているものが前段での位相合わせに、それ
に続くパルスが後段での位相合わせに使われ、読み出し
クロックの隣り合ったパルスにより、行われているので
出カバソファの遅延が読み出しクロックの周期より小さ
い場合はよいが、読み出しクロックがさらに高速になり
、出カバソファの遅延が読み出しクロックの周期より大
きくなった場合には、もはや読み出しクロックの位相に
合わせて元のディジタル信号を正確に読み出すことがで
きなくなる可能性がある。一般に、ＬＳＩは内部処理ゲ
ートの遅延時間に比較して出カバソファで生じる遅延時
間は極端に長い。したがって内部での情報処理は高速度
で行うことができても、それを外部に取り出すことは不
可能である。
ち読み出しクロックの周期よりも遅延の小さい出カバソ
ファを持つＬＳＩを用いて出力し、このバッファの前段
で一度読み出しクロックの位相を合わせ、出カバソファ
通過後にＬＳＩの外部にて再び読み出しクロックに位相
を合わせて読み出していた。したがって、このような従
来方式では、出カバソファの前段での位相合わせと後段
での位相合わせば、隣り合った２つのパルスのうち、時
間的に先行しているものが前段での位相合わせに、それ
に続くパルスが後段での位相合わせに使われ、読み出し
クロックの隣り合ったパルスにより、行われているので
出カバソファの遅延が読み出しクロックの周期より小さ
い場合はよいが、読み出しクロックがさらに高速になり
、出カバソファの遅延が読み出しクロックの周期より大
きくなった場合には、もはや読み出しクロックの位相に
合わせて元のディジタル信号を正確に読み出すことがで
きなくなる可能性がある。一般に、ＬＳＩは内部処理ゲ
ートの遅延時間に比較して出カバソファで生じる遅延時
間は極端に長い。したがって内部での情報処理は高速度
で行うことができても、それを外部に取り出すことは不
可能である。
第１図は従来例回路のブロツク図である。第１図におい
て、１００はＬＳＩを示し、読み出されてくるディジタ
ル信号１０１人力を出力場合１０３の前段でフリップフ
ロップ１０２にて外部よりの読み出しクロック１０５に
より位相を合わせる。次にそれが出カバソファ１０３を
通過し外部に出力された後にフリップフロップ１０４に
入力して、再び読み出しクロック１０５の位相に合わさ
れて、出力ディジタル信号１０６となる。したがって前
述のように上記出カバソファ１０３の遅延のバラツキが
読み出しクロック１０５の周期よりも大きい場合は、も
はや安定な動作は保証されない。したがって、この方式
によって安定な動作がなされるためには、読み出しクロ
ック１０５の周期より小さい遅延のバラツキの出力バッ
ファ１０３を持つＬＳＩを用いなければならない欠点が
あった。
て、１００はＬＳＩを示し、読み出されてくるディジタ
ル信号１０１人力を出力場合１０３の前段でフリップフ
ロップ１０２にて外部よりの読み出しクロック１０５に
より位相を合わせる。次にそれが出カバソファ１０３を
通過し外部に出力された後にフリップフロップ１０４に
入力して、再び読み出しクロック１０５の位相に合わさ
れて、出力ディジタル信号１０６となる。したがって前
述のように上記出カバソファ１０３の遅延のバラツキが
読み出しクロック１０５の周期よりも大きい場合は、も
はや安定な動作は保証されない。したがって、この方式
によって安定な動作がなされるためには、読み出しクロ
ック１０５の周期より小さい遅延のバラツキの出力バッ
ファ１０３を持つＬＳＩを用いなければならない欠点が
あった。
本発明は、上述の問題点を解決するものであり、高速出
カバソファを持つＬＳＩを使用せずに高速ディジタル信
号読み出し処理回路を提供することを目的とする。
カバソファを持つＬＳＩを使用せずに高速ディジタル信
号読み出し処理回路を提供することを目的とする。
本発明の高速ディジタル信号読み出し回路は、読み出し
クロックをＬＳＩの内部および外部においてＮ分周器に
よりＮ分周し、それぞれの位相が元の高速読み出しクロ
ックの１周期ずつ順次ずれている低速読み出しクロック
をＮ本ずつ内部と外部のＮ分周期を同期させながら発生
させる。内部のＮ本の低速読み出しクロックにより、訂
εみ出されるべきディジタル信号をごのディジタル信号
の（Ｎ−１＞個おきのデータＮ本に分解して、それが低
速出カバソファを通過した後に外部のＮ本の低速読み出
しクロックにてＬＳＩから出力されたＮ本のデータの位
相を合わせる。このときにディジタル信号はＮ本に分解
されているので、Ｎ本のデータは元のディジタル信号の
周期のＮ倍の周期を持つ。したがって低速出カバソファ
の遅延のバラツキの大きさに応じて分周比Ｎを大きくす
ることにより、バッファの遅延のバラツキの影響を無視
することができる。つまり、前述のようにバッファの遅
延のバラツキの大きさよりもそれを通過する際に前後に
おいて位相を合わせるクロックの周期が大きければ、そ
のクロックの隣り合うパルスの位相にディジタル信号を
合わせることができるからである。さらにこの場合は、
出カバソファの前段での位相合わせはＬＳＩ内部で作ら
れた低速クロックによりなされ、出カバソファの後段で
の位相合わせは外部で作られた低速クロックによるので
、これらの位相関係を明白にしておかなければならず、
そのために内部および外部の分周器を同期させるための
同期回路が必要となる。このようにして、出カバソファ
の前段および後段においてあたかも同じ低速読み出しク
ロックで位相を合わされたように読み出されたＮ本のデ
ータについて、分解したときと同じ順次でこれをＮ多重
することにより、元のディジタル信号が復元され、これ
をさらに読み出しクロックで位相を合わせることによっ
て高速ＬＳＩで行った場合と同じ高速ディジタル信号が
得られることを特徴とする。
クロックをＬＳＩの内部および外部においてＮ分周器に
よりＮ分周し、それぞれの位相が元の高速読み出しクロ
ックの１周期ずつ順次ずれている低速読み出しクロック
をＮ本ずつ内部と外部のＮ分周期を同期させながら発生
させる。内部のＮ本の低速読み出しクロックにより、訂
εみ出されるべきディジタル信号をごのディジタル信号
の（Ｎ−１＞個おきのデータＮ本に分解して、それが低
速出カバソファを通過した後に外部のＮ本の低速読み出
しクロックにてＬＳＩから出力されたＮ本のデータの位
相を合わせる。このときにディジタル信号はＮ本に分解
されているので、Ｎ本のデータは元のディジタル信号の
周期のＮ倍の周期を持つ。したがって低速出カバソファ
の遅延のバラツキの大きさに応じて分周比Ｎを大きくす
ることにより、バッファの遅延のバラツキの影響を無視
することができる。つまり、前述のようにバッファの遅
延のバラツキの大きさよりもそれを通過する際に前後に
おいて位相を合わせるクロックの周期が大きければ、そ
のクロックの隣り合うパルスの位相にディジタル信号を
合わせることができるからである。さらにこの場合は、
出カバソファの前段での位相合わせはＬＳＩ内部で作ら
れた低速クロックによりなされ、出カバソファの後段で
の位相合わせは外部で作られた低速クロックによるので
、これらの位相関係を明白にしておかなければならず、
そのために内部および外部の分周器を同期させるための
同期回路が必要となる。このようにして、出カバソファ
の前段および後段においてあたかも同じ低速読み出しク
ロックで位相を合わされたように読み出されたＮ本のデ
ータについて、分解したときと同じ順次でこれをＮ多重
することにより、元のディジタル信号が復元され、これ
をさらに読み出しクロックで位相を合わせることによっ
て高速ＬＳＩで行った場合と同じ高速ディジタル信号が
得られることを特徴とする。
第２図は本発明の実施例装置のブロック構成図である。
この例は上記Ｎが２である場合の実施例である。
Ｌ Ｓ Ｉ １００から読み出されるディジクル信号１
０１はそれぞれフリップフロップ１０７．１０８を介し
て出カバソファ１１０と１１１にそれぞれ分解されたデ
ータストリーム１２１および１２２を入力する。この出
カバソファ１１０と１１１の出力はそれぞれＬＳｌｌｏ
ｏの外部のフリップフロップ１１３と１１４に入力する
。このフリップフロップ１１３と１１４の出力は分解さ
れたデータストリームの出力１２３および１２４となり
多重回路１１５に入力する。この多重回路１１５の出力
はフリップフロップ１０４に入力する。このフリップフ
ロップ１０４は出力ディジタル信号１０６を出力する。
０１はそれぞれフリップフロップ１０７．１０８を介し
て出カバソファ１１０と１１１にそれぞれ分解されたデ
ータストリーム１２１および１２２を入力する。この出
カバソファ１１０と１１１の出力はそれぞれＬＳｌｌｏ
ｏの外部のフリップフロップ１１３と１１４に入力する
。このフリップフロップ１１３と１１４の出力は分解さ
れたデータストリームの出力１２３および１２４となり
多重回路１１５に入力する。この多重回路１１５の出力
はフリップフロップ１０４に入力する。このフリップフ
ロップ１０４は出力ディジタル信号１０６を出力する。
外部読み出しクロック信号１０５は上記フリップフロッ
プ１０４．２分周器１０９と１１６４にそれぞれ入力す
る。上記２分周器１１６の一方の出力は２分周クロック
１１９を前記フリップフロップ１１３に供給し、他方の
出力は２分周クロック１２０を前記フリップフロップ１
１４と多重回路１１５とに供給するともに、ＬＳＩ内の
同期回路１１２に供給する。同期回路１１２の出力はＬ
ＳＩ内部の２分周器１０９に入力する。２分周器１０９
の２分周クロック１１７はフリップフロップ１０７に入
力し、別の２分周クロック１１Ｂはフリップフロップ１
０８と同期回路１１２に入力する。
プ１０４．２分周器１０９と１１６４にそれぞれ入力す
る。上記２分周器１１６の一方の出力は２分周クロック
１１９を前記フリップフロップ１１３に供給し、他方の
出力は２分周クロック１２０を前記フリップフロップ１
１４と多重回路１１５とに供給するともに、ＬＳＩ内の
同期回路１１２に供給する。同期回路１１２の出力はＬ
ＳＩ内部の２分周器１０９に入力する。２分周器１０９
の２分周クロック１１７はフリップフロップ１０７に入
力し、別の２分周クロック１１Ｂはフリップフロップ１
０８と同期回路１１２に入力する。
第２図において、読み出しクロック１０５はＬＳ１１０
０内部１分周器１０９および外部２分周器１１６によっ
てそれぞれ２本ずつの低速読み出しクロック１１７．１
１Ｂおよび１１９．１２０に分周され、このとき内部の
低速読み出しクロック１１Ｂと外部の低速読み出しクロ
ック１２０とを同期回路１１２に入力して内部２分周器
１０９を外部２分周器１１６に同期させる。このように
して得られた内部低速クロック１１７．１１８の位相は
逆相であり、これらによりフリップフロップ１０７およ
びｌＯ８にて「読み出されるディジタル信号」１０１は
そのデータが交互に振り分けられた２本の分解されたデ
ータストリーム１２１ ＝ １２２に分解される。これ
らのデータ長は元の高速ディジタル信号の２倍の長さで
あり、これらに伴うクロック１１７および１１８が読み
出しクロック１０５の２倍の周期を持っている。したが
って、これらのデータ１２１および１２３が出カバソフ
ァ１１０および１１１を通過する際は、出力バッファ１
１０および１１１が読み出しクロックの周期と同程度の
遅延のバラツキを持っていたとしても、ＬＳＩから出力
される２本のデータは、さらに読み出しクロック１０５
の１周期程度の位相余裕を持っているので、外部のフリ
ップフロップ１１３および１１４により再び外部低速ク
ロック１１９および１２０の位相に合わせられることが
できる。外部フリップフロップ１１３および１１４にて
位相を合わせられたデータ１２３および１２４は、外部
低速クロックおよび１２０の半周期毎に交互に２多重回
路１１５にて多重され、元のディジタル信号１０１のデ
ータの並びと同じにされる。さらにフリップフロップ１
０４にて読み出クロック１０５の位相に合わせられるこ
とにより、結局読み出されるディジタル信号１０１が読
み出しクロック１０５の位相に合わされて読み出され、
出力ディジタル信号１０６として得られる。
０内部１分周器１０９および外部２分周器１１６によっ
てそれぞれ２本ずつの低速読み出しクロック１１７．１
１Ｂおよび１１９．１２０に分周され、このとき内部の
低速読み出しクロック１１Ｂと外部の低速読み出しクロ
ック１２０とを同期回路１１２に入力して内部２分周器
１０９を外部２分周器１１６に同期させる。このように
して得られた内部低速クロック１１７．１１８の位相は
逆相であり、これらによりフリップフロップ１０７およ
びｌＯ８にて「読み出されるディジタル信号」１０１は
そのデータが交互に振り分けられた２本の分解されたデ
ータストリーム１２１ ＝ １２２に分解される。これ
らのデータ長は元の高速ディジタル信号の２倍の長さで
あり、これらに伴うクロック１１７および１１８が読み
出しクロック１０５の２倍の周期を持っている。したが
って、これらのデータ１２１および１２３が出カバソフ
ァ１１０および１１１を通過する際は、出力バッファ１
１０および１１１が読み出しクロックの周期と同程度の
遅延のバラツキを持っていたとしても、ＬＳＩから出力
される２本のデータは、さらに読み出しクロック１０５
の１周期程度の位相余裕を持っているので、外部のフリ
ップフロップ１１３および１１４により再び外部低速ク
ロック１１９および１２０の位相に合わせられることが
できる。外部フリップフロップ１１３および１１４にて
位相を合わせられたデータ１２３および１２４は、外部
低速クロックおよび１２０の半周期毎に交互に２多重回
路１１５にて多重され、元のディジタル信号１０１のデ
ータの並びと同じにされる。さらにフリップフロップ１
０４にて読み出クロック１０５の位相に合わせられるこ
とにより、結局読み出されるディジタル信号１０１が読
み出しクロック１０５の位相に合わされて読み出され、
出力ディジタル信号１０６として得られる。
上記例はＮが２の場合であが、さらにＮが３以上の場合
についても同様に本発明を実施することができる。
についても同様に本発明を実施することができる。
〔発明の効果Ｊ
以上述べたように、本発明の高速ディジタル信号読み出
し回路は高速出カバソファを持つＬＳＩを使わずにそれ
を用いたのと同等の高速処理回路を提供することができ
る効果がある。
し回路は高速出カバソファを持つＬＳＩを使わずにそれ
を用いたのと同等の高速処理回路を提供することができ
る効果がある。
第１図は従来のディジタル信号読み出し回路を示すブロ
ック構成概要図。 第２図は本発明実施例装置を示すブロック構成詳細図。 １００・・・ＬＳＩｌ０Ｉ・・・読み出されるディジタ
ル信号読１０２．１０４．１０７．１０８．１１３．１
１４・・・フリップフロップ、１０３．１１０．１１１
・・・出力パソファ、１０５・・・読み出しクロック、
１０６・・・出力ディジタル信号、１０９．１１６・・
・２分周器、１１２・・・同期回路、１１５・・・多重
回路、１１７〜１２０・・・２分周クロック、１２１．
１２２・・・分解されたデータストリーム、１２３．１
２４・・・分解されたデータストリームの出力。 特許出願人 日本電気株式会社 代理人 弁理士 井 出 直 孝
ック構成概要図。 第２図は本発明実施例装置を示すブロック構成詳細図。 １００・・・ＬＳＩｌ０Ｉ・・・読み出されるディジタ
ル信号読１０２．１０４．１０７．１０８．１１３．１
１４・・・フリップフロップ、１０３．１１０．１１１
・・・出力パソファ、１０５・・・読み出しクロック、
１０６・・・出力ディジタル信号、１０９．１１６・・
・２分周器、１１２・・・同期回路、１１５・・・多重
回路、１１７〜１２０・・・２分周クロック、１２１．
１２２・・・分解されたデータストリーム、１２３．１
２４・・・分解されたデータストリームの出力。 特許出願人 日本電気株式会社 代理人 弁理士 井 出 直 孝
Claims (1)
- （１）外部から与えられる高速読み出しりｌ：ｌ ７り
信号に同期してＬＳＩから高速ディジタル信号を読み出
す回路において、 上記ＬＳＩの外部には、 上記高速読み出しクロック信号を複数Ｎに分周し、それ
ぞれの位相が上記高速読み出しクシ】・ツク信号の１周
期分ずつずれているＮ本の低速読み出しクロック信号を
発生する第一〇分周手段を備え、上記しＳｌの内部には
、 上記高速読み出しクロ・７り信号を複数Ｉｎこ分周し、
それぞれの位相が上記高速読み出しり【コ・ツク信号の
１周期分ずつずれているＮ本の低速読み出しクロック信
号を発生する第二〇分周手段を備え、上記ＬＳＩの内部
または外部のいずれかに、上記第一および第二〇分周手
段について相互に同期をとる手段を備え、 上記ＬＳＩの内部には、 そのＬＳＩの内部で発生する高速ディジクル信号を上記
第二の分周手段が発生する低速読み出しクロック信号に
よってＮ本の低速並列データストリームに変換する手段
と、 この並列データストリームをそのＬＳＩの外部に出力す
るＮ個の低速出力バッファ回路とを備え、 さらに、上記ＬＳＩの外部には、 上記第一の分周手段が発生ずる低速読み出しクロック信
号によって上記出カバソファ回路から送出されるＮ本の
低速並列データストリームを上記高速読み出しクロック
信号に同期した直列のディジタル信号に変換する手段を
備えた ことを特徴とする高速ディジタル信号読み出し回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13539383A JPS6027021A (ja) | 1983-07-25 | 1983-07-25 | 高速デイジタル信号読み出し回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13539383A JPS6027021A (ja) | 1983-07-25 | 1983-07-25 | 高速デイジタル信号読み出し回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6027021A true JPS6027021A (ja) | 1985-02-12 |
| JPS6252329B2 JPS6252329B2 (ja) | 1987-11-05 |
Family
ID=15150661
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13539383A Granted JPS6027021A (ja) | 1983-07-25 | 1983-07-25 | 高速デイジタル信号読み出し回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6027021A (ja) |
-
1983
- 1983-07-25 JP JP13539383A patent/JPS6027021A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6252329B2 (ja) | 1987-11-05 |
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