JPH02294126A - データ多重化装置 - Google Patents
データ多重化装置Info
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- JPH02294126A JPH02294126A JP11547489A JP11547489A JPH02294126A JP H02294126 A JPH02294126 A JP H02294126A JP 11547489 A JP11547489 A JP 11547489A JP 11547489 A JP11547489 A JP 11547489A JP H02294126 A JPH02294126 A JP H02294126A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、複数の入力データを多重化するデータ多重化
装置に係わり、特に複数段の多重化回路のクロック供給
手段の改良をはかったデータ多重化装置に関する。
装置に係わり、特に複数段の多重化回路のクロック供給
手段の改良をはかったデータ多重化装置に関する。
（従来の技術）
従来、入力データを多重化するデータ多重化装置は、通
信ばかりではなく、デジタル演算処理等の分野でも数多
く使用されている。データの多重化においては、その情
報量が多ければ多いほど多重化されたデータの伝送速度
は高速になり、そのため多重化回路を複数段使用する場
合は、後段（高次群）の多重化回路が前段（低次群）の
多重化回路の出力データを取り込むタイミングが重要と
なってくる。
信ばかりではなく、デジタル演算処理等の分野でも数多
く使用されている。データの多重化においては、その情
報量が多ければ多いほど多重化されたデータの伝送速度
は高速になり、そのため多重化回路を複数段使用する場
合は、後段（高次群）の多重化回路が前段（低次群）の
多重化回路の出力データを取り込むタイミングが重要と
なってくる。
第６図は従来のデータ多重化装置の概略構成を示すブロ
ック図である。ｍ：ｎの多重化回路６１の後段にｎ：１
の多重化回路６２が接続された２段構成となっており、
データを取り込むタイミング信号を後段のクロック信号
を基準に発生している。ここで、入力データを後段（高
次群）の多重化回路６２が読み込む時のロード信号周波
数はｆａｘ／ｎとなるため、後段の多重化回路６２内に
てこの信号を作り出して低次群の多重化回路６１にフィ
ードバックし、さらに入力データとロード信号とのタイ
ミング調節器を設けることにより、高次群の多重化回路
６２がデータを取り込むタイミングを調整している。
ック図である。ｍ：ｎの多重化回路６１の後段にｎ：１
の多重化回路６２が接続された２段構成となっており、
データを取り込むタイミング信号を後段のクロック信号
を基準に発生している。ここで、入力データを後段（高
次群）の多重化回路６２が読み込む時のロード信号周波
数はｆａｘ／ｎとなるため、後段の多重化回路６２内に
てこの信号を作り出して低次群の多重化回路６１にフィ
ードバックし、さらに入力データとロード信号とのタイ
ミング調節器を設けることにより、高次群の多重化回路
６２がデータを取り込むタイミングを調整している。
なお、多重化回路６１．６２はシフトレジスタ方式のマ
ルチブレクサ（ＭＵＸ）である。例えば、２：１のＭＵ
Ｘとすると、第７図に示す如くＤフリップ・フロップ（
ＤＦＦ）７１７２、セレクタ７３．７４及び分周器７５
等から構成される。データＤ１はセレクタ７３を介して
ＤＦＦ７ １に供給され、ＤＦＦ７１の出力はセレクタ
７４を介してＤＦＦ７２に供給され、ＤＦＦ７２の出力
がＭＵＸの出力となる。クロック信号はＤＦＦ７１．７
２に供給されると共に、分周器７５によりｌ／２分周さ
れてセレクタ７３．７４に供給される。セレクタ７３．
７４ではクロックを入力する度に選択するデータを切り
替える。従って、入力データのデータレートが５ Ｇｂ
ｐｓの場合、クロックの周波数ｆＣＫを１ ０ Ｇ Ｈ
ｚにすると、データＤ．，Ｄ２はｆｃＫ／２−５ＧＨ
ｚのロード周波数で読み込まれ、多重化されてｌＯＧｂ
ｐｓの出力データとなる。
ルチブレクサ（ＭＵＸ）である。例えば、２：１のＭＵ
Ｘとすると、第７図に示す如くＤフリップ・フロップ（
ＤＦＦ）７１７２、セレクタ７３．７４及び分周器７５
等から構成される。データＤ１はセレクタ７３を介して
ＤＦＦ７ １に供給され、ＤＦＦ７１の出力はセレクタ
７４を介してＤＦＦ７２に供給され、ＤＦＦ７２の出力
がＭＵＸの出力となる。クロック信号はＤＦＦ７１．７
２に供給されると共に、分周器７５によりｌ／２分周さ
れてセレクタ７３．７４に供給される。セレクタ７３．
７４ではクロックを入力する度に選択するデータを切り
替える。従って、入力データのデータレートが５ Ｇｂ
ｐｓの場合、クロックの周波数ｆＣＫを１ ０ Ｇ Ｈ
ｚにすると、データＤ．，Ｄ２はｆｃＫ／２−５ＧＨ
ｚのロード周波数で読み込まれ、多重化されてｌＯＧｂ
ｐｓの出力データとなる。
しかしながら、この種の装置にあっては次のような問題
があった。即ち、低次群の多重化回路からの出力データ
を高次群の多重化回路で取り込むタイミングを合わせる
必要があり、これには高次群のクロック周波数を基準に
してデータ入力時のロード信号を作り出し、入力データ
とのタイミング調整器を設けることにより実現せざるを
得ない。これは、高速になればなるほどに、タイミング
１週整器そのものが重要となり、その回路設計が困難と
なってくる。
があった。即ち、低次群の多重化回路からの出力データ
を高次群の多重化回路で取り込むタイミングを合わせる
必要があり、これには高次群のクロック周波数を基準に
してデータ入力時のロード信号を作り出し、入力データ
とのタイミング調整器を設けることにより実現せざるを
得ない。これは、高速になればなるほどに、タイミング
１週整器そのものが重要となり、その回路設計が困難と
なってくる。
（発明が解決しようとする課題）
このように従来、多重化回路を複数段構成し、高次群の
クロック周波数を基準に入力データを取り込むロード信
号を発生させる場合、低次群からの出力データとロード
信号とのタイミング調整が必要となり、このタイミング
調整が極めて困難であった。
クロック周波数を基準に入力データを取り込むロード信
号を発生させる場合、低次群からの出力データとロード
信号とのタイミング調整が必要となり、このタイミング
調整が極めて困難であった。
本発明は、上記事情を考慮してなされたもので、その目
的とするところは、低次群からの出力データと高次群で
のロード信号とのタイミング，２！Ｊ整が不要となり、
低次群から高次群側へのデータ転送を容晶したデータ多
重化装置を提供することにある。
的とするところは、低次群からの出力データと高次群で
のロード信号とのタイミング，２！Ｊ整が不要となり、
低次群から高次群側へのデータ転送を容晶したデータ多
重化装置を提供することにある。
［発明の構成］
（課題を解決するための手段）
多重化回路で最も重要な点は、入力データを取り込むタ
イミングであり、そのデータが一旦取込まれれば、その
データを多重化することはさほど問題ではない。従来、
入力データを取り込むためのロード信号を高次群側のク
ロック信号を試準に発生していたため、低次群側の出力
データ、つまり高次群への入力データとロード信号との
時間のズレが生じていた。そこで、低次群側の出力デー
タと同期している信号を高次群側のロード信号としてそ
のまま使えば、時間のズレは生じない。
イミングであり、そのデータが一旦取込まれれば、その
データを多重化することはさほど問題ではない。従来、
入力データを取り込むためのロード信号を高次群側のク
ロック信号を試準に発生していたため、低次群側の出力
データ、つまり高次群への入力データとロード信号との
時間のズレが生じていた。そこで、低次群側の出力デー
タと同期している信号を高次群側のロード信号としてそ
のまま使えば、時間のズレは生じない。
本発明はこのような点に着目し、複数段の多重化回路を
用いてデータを多重化するデータ多重化装置において、
前段の多重化回路のクロックを基準にして後段の多重化
回路を動作させるようにしたものである。
用いてデータを多重化するデータ多重化装置において、
前段の多重化回路のクロックを基準にして後段の多重化
回路を動作させるようにしたものである。
また本発明は、複数段の多重化回路を用いてデータを多
重化するデータ多重化装置において、セレクタを用いて
クロックの立ち上がり及び立ち下がりで各々異なる入力
データを選択し、且つ入力データレートとクロック周波
数とが一致するセレクタ方式の多重化回路を用い、隣接
する多重化回路間に、前段のｍ：『）の多重化回路に入
力されるクロックの周波数ｆＣＫをｍ／ｎ倍して後段の
多重化回路に供給する周波数逓倍器を挿入するようにし
たものである。
重化するデータ多重化装置において、セレクタを用いて
クロックの立ち上がり及び立ち下がりで各々異なる入力
データを選択し、且つ入力データレートとクロック周波
数とが一致するセレクタ方式の多重化回路を用い、隣接
する多重化回路間に、前段のｍ：『）の多重化回路に入
力されるクロックの周波数ｆＣＫをｍ／ｎ倍して後段の
多重化回路に供給する周波数逓倍器を挿入するようにし
たものである。
（作用）
本発明によれば、低次群側のクロックを基準にして高次
群側のデータ入力時のロード信号を発生させているので
、低次群からの出力データとロード信号とのタイミング
調整が不要となり、低次群から高次群側へのデータ転送
を容昌にすることができる。このとき、入力データレー
トとクロック周波数とが一致していることが条件となる
。
群側のデータ入力時のロード信号を発生させているので
、低次群からの出力データとロード信号とのタイミング
調整が不要となり、低次群から高次群側へのデータ転送
を容昌にすることができる。このとき、入力データレー
トとクロック周波数とが一致していることが条件となる
。
（実施例）
以下、本発明の詳細を図示の実施例によって説明する。
第１図は本発明の第１の実施例に係わる多重化装置の基
本構成を示すブロック図である。図ｒｌ１１ ０は低次
群側としてのｍａｎの多重化回路であり、この多重化回
路１０の出力信号は高次群側のｎ：１の多重化回路２０
に供給されている。クロック（周波数ｆ ＣＫ）は多市
化回路１０に供給され、この多重化回路１０内で周波数
をｍ／ｎ倍されたクロックが多重化回路２０に供給され
る。つまり、低次群側のクロック周波数ｆｃκを基準に
して、そのｍ ／ ｎ倍のクロック周波数ｆ。８・ｍ／
ｎで後段の多重化回路を動作させるものとなっている。
本構成を示すブロック図である。図ｒｌ１１ ０は低次
群側としてのｍａｎの多重化回路であり、この多重化回
路１０の出力信号は高次群側のｎ：１の多重化回路２０
に供給されている。クロック（周波数ｆ ＣＫ）は多市
化回路１０に供給され、この多重化回路１０内で周波数
をｍ／ｎ倍されたクロックが多重化回路２０に供給され
る。つまり、低次群側のクロック周波数ｆｃκを基準に
して、そのｍ ／ ｎ倍のクロック周波数ｆ。８・ｍ／
ｎで後段の多重化回路を動作させるものとなっている。
第２図は第１図をより具体化（，て示すブロック図であ
る。ここでは、８：１のマルチブレクサ（以下、ＭＵＸ
と略記する）を例にとり説明する。
る。ここでは、８：１のマルチブレクサ（以下、ＭＵＸ
と略記する）を例にとり説明する。
８：１のＭＵＸそのものは、２二１のＭＵＸをトリー状
に構成したものである。即ち、入力データは第１段目の
ＭＵＸ３１，〜３１４にそれぞれ供給され、これらのＭ
Ｕ Ｘ ３ １ ＋〜３１４の出力データは第２段目
のＭ Ｕ Ｘ ３ １ ５ ． ３ ｌ ｂに供給サレ
、Ｍ Ｕ Ｘ ３ １ ！ ． ３ １ ６の出力デ
ータは第３段目のＭ Ｕ Ｘ ３ １ ７に供給される
。そして、Ｍ Ｕ Ｘ ３ １ ７から入力データを８
＝１に多重化したデータが出力されている。
に構成したものである。即ち、入力データは第１段目の
ＭＵＸ３１，〜３１４にそれぞれ供給され、これらのＭ
Ｕ Ｘ ３ １ ＋〜３１４の出力データは第２段目
のＭ Ｕ Ｘ ３ １ ５ ． ３ ｌ ｂに供給サレ
、Ｍ Ｕ Ｘ ３ １ ！ ． ３ １ ６の出力デ
ータは第３段目のＭ Ｕ Ｘ ３ １ ７に供給される
。そして、Ｍ Ｕ Ｘ ３ １ ７から入力データを８
＝１に多重化したデータが出力されている。
第１段目のＭ Ｕ Ｘ ３ １ Ｉ〜３１４にはクロッ
クｆｃκが入力され、このクロックｆＣＫはイクスクル
ーシブＯＲ （ＸＯＲ）ゲート３２，及び遅延回路（Ｄ
Ｌ＞３３＋により２倍に逓倍され、クロック２ ｆ Ｃ
Ｋが第２段目のＭＵＸ３１ｓ．３１，に入力される。さ
らに、このクロック２ｆｃκはＸＯＲゲート３２２及び
ＤＬ３３２により２倍に逓倍され、クロック４ｆｃＫが
第３段目のＭ Ｕ Ｘ ３ １ ７に入力される。ここ
で、第１及び第２段目のＭ Ｕ Ｘ ３ １ ＋〜３１
６が低次群の多重化回路１０に相当し、第３段目のＭＵ
Ｘ３１７が高次群の多重化回路２０に相当してい？。
クｆｃκが入力され、このクロックｆＣＫはイクスクル
ーシブＯＲ （ＸＯＲ）ゲート３２，及び遅延回路（Ｄ
Ｌ＞３３＋により２倍に逓倍され、クロック２ ｆ Ｃ
Ｋが第２段目のＭＵＸ３１ｓ．３１，に入力される。さ
らに、このクロック２ｆｃκはＸＯＲゲート３２２及び
ＤＬ３３２により２倍に逓倍され、クロック４ｆｃＫが
第３段目のＭ Ｕ Ｘ ３ １ ７に入力される。ここ
で、第１及び第２段目のＭ Ｕ Ｘ ３ １ ＋〜３１
６が低次群の多重化回路１０に相当し、第３段目のＭＵ
Ｘ３１７が高次群の多重化回路２０に相当してい？。
第３図は２：１のＭＵＸの具体的な回路構成を示すブロ
ック図である。この回路は、基本的にはマスタスレーブ
型のＤフリツブ●フロツブ（以下、ＭＳ−ＤＦＦと略記
する）４１．３段のＤフリップ●フロップ（以下、ＴＳ
−ＤＦＦと略記する）４２及びセレクタ４３等から構成
されたセレクタ方式である。入力データの一方はＭＳ−
ＤＦＦ４１に供給され、他方はＴＳ−ＤＦＦ４２に供給
される。そして、各ＤＦＦ４１■４２の出力データはセ
レクタ４３に供給され、選択的に出力されるものとなっ
ている。
ック図である。この回路は、基本的にはマスタスレーブ
型のＤフリツブ●フロツブ（以下、ＭＳ−ＤＦＦと略記
する）４１．３段のＤフリップ●フロップ（以下、ＴＳ
−ＤＦＦと略記する）４２及びセレクタ４３等から構成
されたセレクタ方式である。入力データの一方はＭＳ−
ＤＦＦ４１に供給され、他方はＴＳ−ＤＦＦ４２に供給
される。そして、各ＤＦＦ４１■４２の出力データはセ
レクタ４３に供給され、選択的に出力されるものとなっ
ている。
クロック信号ｆＣＫはＭＳ−ＤＦＦ４１，ＴＳ−ＤＦＦ
４２及びセレクタ４３にそれぞれ入力されている。なお
、図中４４．４５，４６．４７はそれぞれバッファアン
プを示している。
４２及びセレクタ４３にそれぞれ入力されている。なお
、図中４４．４５，４６．４７はそれぞれバッファアン
プを示している。
ここで、第４図に示す如（、ＭＳ−ＤＦＦ４１に入力さ
れたデータＤａは約１／２クロック遅延され、ＴＳ−Ｄ
ＦＦ４２に入力されたデータＤｂは約１クロック遅延さ
れる。Ｄａ’Ｄｂ′がそれぞれＤａ，Ｄｂを遅延したデ
ータである。セレクタ４３はクロックｆ ｃＫＬ：！）
立ち上り及び立ち下がりで取り込むデータＤａ’Ｄｂ’
を切替えるものである。従って、セレクタ４３からは
、データＤａ，Ｄｂが多重化されて出力されることにな
る。
れたデータＤａは約１／２クロック遅延され、ＴＳ−Ｄ
ＦＦ４２に入力されたデータＤｂは約１クロック遅延さ
れる。Ｄａ’Ｄｂ′がそれぞれＤａ，Ｄｂを遅延したデ
ータである。セレクタ４３はクロックｆ ｃＫＬ：！）
立ち上り及び立ち下がりで取り込むデータＤａ’Ｄｂ’
を切替えるものである。従って、セレクタ４３からは
、データＤａ，Ｄｂが多重化されて出力されることにな
る。
前記第２図の構成において、第１段目のＭＵＸ３１１〜
３１４の入力データレートがＩ Ｇｂｐｓの時、ｆｃＫ
−ＩＧＨｚのクロックを入力する。その時、第１段目の
Ｍ Ｕ Ｘ ３ １ １〜３１４ではタイミング調整な
しにデータが取込まれ、多重化されたデータが第２段目
のＭ Ｕ Ｘ ３ １ ｓ ． ３ ｌ ｂに送り込
まれる。第２段目のＭ Ｕ Ｘ ３ １ ｓ ．３１，
では、ＸＯＲゲート３２、及びＤ Ｌ ３ ３ ｒによ
りクロックの周波数ｆＣＫが２倍にされて入力される。
３１４の入力データレートがＩ Ｇｂｐｓの時、ｆｃＫ
−ＩＧＨｚのクロックを入力する。その時、第１段目の
Ｍ Ｕ Ｘ ３ １ １〜３１４ではタイミング調整な
しにデータが取込まれ、多重化されたデータが第２段目
のＭ Ｕ Ｘ ３ １ ｓ ． ３ ｌ ｂに送り込
まれる。第２段目のＭ Ｕ Ｘ ３ １ ｓ ．３１，
では、ＸＯＲゲート３２、及びＤ Ｌ ３ ３ ｒによ
りクロックの周波数ｆＣＫが２倍にされて入力される。
従って、２Ｇｂｐｓの入力データレートに対して２Ｇ｝
！ｚのクロックを入力することになり、第１段目と同様
にタイミング調整なしにデータが取り込まれる。第３段
目も同様の方式で実現される。
！ｚのクロックを入力することになり、第１段目と同様
にタイミング調整なしにデータが取り込まれる。第３段
目も同様の方式で実現される。
かくして本実施例によれば、前段のＭＵＸに入力される
クロックを２倍にして後段のＭＵＸに供給しており、後
段のＭＵＸに共給される口−ド信号（クロック）は前段
のＭＵＸの出ノノデータと同期しているいるので、時間
のずれがない。このため、タイミング調整器等を設ける
ことなく、低次群側から高次群側へのデータ転送を容品
に行うことができる。
クロックを２倍にして後段のＭＵＸに供給しており、後
段のＭＵＸに共給される口−ド信号（クロック）は前段
のＭＵＸの出ノノデータと同期しているいるので、時間
のずれがない。このため、タイミング調整器等を設ける
ことなく、低次群側から高次群側へのデータ転送を容品
に行うことができる。
第５図は本発明の第２の実施例の概略構成を示すブロッ
ク図である。この実施例が先に説明した実施例と異なる
点は、同一周波数に対してサンプリングレートの異なる
回路を組み合わせることにより多重化装置を実現したこ
とにある。
ク図である。この実施例が先に説明した実施例と異なる
点は、同一周波数に対してサンプリングレートの異なる
回路を組み合わせることにより多重化装置を実現したこ
とにある。
ここでは、低次群を８＝２のＭＵＸとし、高次群を２：
１のＭＵＸとし、低次群側のＭＵＸ５０はクロックと同
じサンプリングレートをｒｊつ回路、高次群側のＭＵＸ
２０はクロックの２倍のサンプリングレートを持つ回路
とする。具体的には、低次群側は前記第７図に示すシフ
トレジスタ方式のＭＵＸを組み合わせたものであ？、高
次群側のＭＵＸは前記第３図に示すセレクタ方式のＭＵ
Ｘである。
１のＭＵＸとし、低次群側のＭＵＸ５０はクロックと同
じサンプリングレートをｒｊつ回路、高次群側のＭＵＸ
２０はクロックの２倍のサンプリングレートを持つ回路
とする。具体的には、低次群側は前記第７図に示すシフ
トレジスタ方式のＭＵＸを組み合わせたものであ？、高
次群側のＭＵＸは前記第３図に示すセレクタ方式のＭＵ
Ｘである。
この場合、低次群の入力データレートとクロック周波数
ｆＣＫは異なっているが、高次群側の入力データレート
とｆＣＫを同じにすることが可能となる。また、低次群
側では従来と同禄に入力データレートとロード信号との
タイミングを調整するためのタイミング調整器が必要で
あるが、高次群側ではその必要はない。
ｆＣＫは異なっているが、高次群側の入力データレート
とｆＣＫを同じにすることが可能となる。また、低次群
側では従来と同禄に入力データレートとロード信号との
タイミングを調整するためのタイミング調整器が必要で
あるが、高次群側ではその必要はない。
このような構成であれば、隣接する多重化回■路に同一
のクロックを倶給して多重化を行うことができる。さら
に、低次群側の入力データレートとｆＣＫは異なってい
るが、高次群側の入力データレートとｆＣＫを同じにす
ることが可能となる。データ多重化においては、特に高
次群側でのタイミングを合わせることが難しいので、本
実施例のように高次群側の入力データレートとｆＣκを
同じにできることは有効である。
のクロックを倶給して多重化を行うことができる。さら
に、低次群側の入力データレートとｆＣＫは異なってい
るが、高次群側の入力データレートとｆＣＫを同じにす
ることが可能となる。データ多重化においては、特に高
次群側でのタイミングを合わせることが難しいので、本
実施例のように高次群側の入力データレートとｆＣκを
同じにできることは有効である。
なお、本発明は上述した各実施例に限定されるものでは
なく、その要旨を逸脱しない範囲で、４種々変形して実
施することができる。例えば、低次群及び高次群の多重
化回路の多重化率（ｍａｎ）は実施例に限らず、仕様に
応じて適宜変更可能である。また、第１の実施例におけ
る隣接する多重化回路の接続の一部に第２の実施例のよ
うな多重化回路の接続を含ませるようにしてもよい。
なく、その要旨を逸脱しない範囲で、４種々変形して実
施することができる。例えば、低次群及び高次群の多重
化回路の多重化率（ｍａｎ）は実施例に限らず、仕様に
応じて適宜変更可能である。また、第１の実施例におけ
る隣接する多重化回路の接続の一部に第２の実施例のよ
うな多重化回路の接続を含ませるようにしてもよい。
［発明の効果］
以上詳述したように本発明によれば、低次群側のクロッ
ク周波数を基準にして高次群側のデータ入力時のロード
信号を発生させているので、低次群からの出力データと
ロード信号とのタイミング調整が不要となり、低次群か
ら高次群側へのデータ転送を容昂にする多重化装置を実
現することができる。
ク周波数を基準にして高次群側のデータ入力時のロード
信号を発生させているので、低次群からの出力データと
ロード信号とのタイミング調整が不要となり、低次群か
ら高次群側へのデータ転送を容昂にする多重化装置を実
現することができる。
第１図は本発明の第１の実施例に係わる多重化装置の概
略構成を示すブロック図、第２図は第１図をより具体的
に示すブロック図、第３図は第１の実施例における２：
１のＭＵＸの具体的回路構成を示すブロック図、第４図
は第３図のＭＵＸの動作を説明するためのタイミングチ
ャート、第５図は本発明の第２の実施例の概略構成を示
すブロック図、第６図は従来の多重化装置の一例を示す
ブロック図、第７図は第６図の多重化回路の−１１■成
例を示すブロック図である。 １０．２０・・・多重化回路（セレクタ方式）３１１〜
３１４・・・第１段口の２：ｌのＭＵＸ３１５〜３１６
・・・第２段目の２：ｌのＭＵＸ３１７・・・第３段口
の２＝ｌのＭ Ｕ Ｘ３２＋ ．３２２・・・ＸＯＲゲ
ート ３３，，３３２・・・遅延回路 ４１・・・ＭＳ−ＤＦＦ ４２・・・ＴＳ−ＤＦＦ ４３・・・セレクタ ５０・・・多重化回路（シフトレジスタ方式）出願人代
理人 弁理士 鈴 江 武 彦’１１＄’ｉ 第２図 イヘ ン欠 ｛１ト イ氏 ；ク之 ｛１Ｌ イヘ ；タ之，｛シ１ 勧 ；欠刀Ｙ 次オ￥ 高；欠｛イ ．０ Ｏ ，０ ．０
略構成を示すブロック図、第２図は第１図をより具体的
に示すブロック図、第３図は第１の実施例における２：
１のＭＵＸの具体的回路構成を示すブロック図、第４図
は第３図のＭＵＸの動作を説明するためのタイミングチ
ャート、第５図は本発明の第２の実施例の概略構成を示
すブロック図、第６図は従来の多重化装置の一例を示す
ブロック図、第７図は第６図の多重化回路の−１１■成
例を示すブロック図である。 １０．２０・・・多重化回路（セレクタ方式）３１１〜
３１４・・・第１段口の２：ｌのＭＵＸ３１５〜３１６
・・・第２段目の２：ｌのＭＵＸ３１７・・・第３段口
の２＝ｌのＭ Ｕ Ｘ３２＋ ．３２２・・・ＸＯＲゲ
ート ３３，，３３２・・・遅延回路 ４１・・・ＭＳ−ＤＦＦ ４２・・・ＴＳ−ＤＦＦ ４３・・・セレクタ ５０・・・多重化回路（シフトレジスタ方式）出願人代
理人 弁理士 鈴 江 武 彦’１１＄’ｉ 第２図 イヘ ン欠 ｛１ト イ氏 ；ク之 ｛１Ｌ イヘ ；タ之，｛シ１ 勧 ；欠刀Ｙ 次オ￥ 高；欠｛イ ．０ Ｏ ，０ ．０
Claims (4)
- （１）複数段の多重化回路を用いてデータを多重化する
データ多重化装置において、前段の多重化回路のクロッ
クを基準にして後段の多重化回路を動作させることを特
徴とするデータ多重化装置。 - （２）複数段の多重化回路を用いてデータを多重化する
データ多重化装置において、隣接する多重化回路間に、
前段のｍ：ｎの多重化回路に入力されるクロックの周波
数ｆ＿Ｃ＿Ｋをｍ／ｎ倍して後段の多重化回路に供給す
る周波数逓倍器を挿入してなることを特徴とするデータ
多重化装置。 - （３）前記多重化回路は、セレクタを用いてクロックの
立ち上がり及び立ち下がりで各々異なる入力データを選
択するセレクタ方式であり、入力データレートとクロッ
ク周波数とが一致するものであること特徴とする請求項
１又は２記載のデータ多重化装置。 - （４）複数段の多重化回路を用いてデータを多重化する
データ多重化装置において、隣接する１組の多重化回路
の前段はシフトレジスタを用いてクロックの立ち上がり
又は立ち下がりでデータを取り込むシフトレジスタ方式
であり、後段はセレクタを用いてクロックの立ち上がり
及び立ち下がりで各々異なるデータを選択するセレクタ
方式であり、各々の多重化回路に同一周波数のクロック
が入力されることを特徴とするデータ多重化装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11547489A JP2925162B2 (ja) | 1989-05-09 | 1989-05-09 | データ多重化装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11547489A JP2925162B2 (ja) | 1989-05-09 | 1989-05-09 | データ多重化装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02294126A true JPH02294126A (ja) | 1990-12-05 |
| JP2925162B2 JP2925162B2 (ja) | 1999-07-28 |
Family
ID=14663436
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11547489A Expired - Fee Related JP2925162B2 (ja) | 1989-05-09 | 1989-05-09 | データ多重化装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2925162B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1117636A (ja) * | 1997-06-20 | 1999-01-22 | Nec Corp | マルチプレクサ |
| JP2011109555A (ja) * | 2009-11-20 | 2011-06-02 | Fujitsu Ltd | パラレル−シリアル変換回路 |
-
1989
- 1989-05-09 JP JP11547489A patent/JP2925162B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1117636A (ja) * | 1997-06-20 | 1999-01-22 | Nec Corp | マルチプレクサ |
| JP2011109555A (ja) * | 2009-11-20 | 2011-06-02 | Fujitsu Ltd | パラレル−シリアル変換回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2925162B2 (ja) | 1999-07-28 |
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