JPS6027045A - パツフア記憶の誤りデ−タ切離し方法 - Google Patents
パツフア記憶の誤りデ−タ切離し方法Info
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- JPS6027045A JPS6027045A JP58134901A JP13490183A JPS6027045A JP S6027045 A JPS6027045 A JP S6027045A JP 58134901 A JP58134901 A JP 58134901A JP 13490183 A JP13490183 A JP 13490183A JP S6027045 A JPS6027045 A JP S6027045A
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明はスワッグ方式のバッファ記憶に１いて、そのリ
ードデータにＥＣＣチェックによる２ビット誤りが検出
されたノ易合に、該バッファ記ｔは同の誤りデータを無
効化して切離す方法に関するものである。
ードデータにＥＣＣチェックによる２ビット誤りが検出
されたノ易合に、該バッファ記ｔは同の誤りデータを無
効化して切離す方法に関するものである。
（２）従来技術と問題点
従来、情報処理装置ＶＣおいて主記憶（ＭＳ）とバッフ
ァ記憶ＣＢＳ）との間をスワッグ方式で制御し、ＭＳの
記憶の１部をＢＳにコピイし、その７ｆｆ効性を示すＴ
ＡＧ記憶記憶層参照１ＶＩｓＫ代シリードデータ処理を
代行する方式が多用されている。第１図＆Ｌ）はその概
略構成全庁すものでめる。すなわち、ＭＳＩとＢＳ２の
間でデータの授受、すなわちムーブイン／ムーブアウト
が行なわれ、ＭＳプロックデータの１部がＢＳにコビイ
され、誤りビットは訂正され、ＭＳに送られる。さらに
、このＢＳ２内データの有効性とデータの−ｄ替えの有
無の１′＃報を・１ｈ納するＴＡＧ記憶６を設ける。Ｍ
ＳＩとＢＳ２とＴＡＧ３との関係は第２図（α） 、
（ｂ） 、 （ｃ）に示される。同図（（Ｌ）はＭＳｌ
のデータのアドレス構成を示し、データはｎＷＩ ｆ伯
のＭＳブロックアドレスと、１黄１油の８ビツトよ構成
るブロック内アドレス（Ｕ〜２５５）の組合せで指定さ
れる。ＢＳ２．ＴＡＧ３はそれぞれｆｒ定数。
ァ記憶ＣＢＳ）との間をスワッグ方式で制御し、ＭＳの
記憶の１部をＢＳにコピイし、その７ｆｆ効性を示すＴ
ＡＧ記憶記憶層参照１ＶＩｓＫ代シリードデータ処理を
代行する方式が多用されている。第１図＆Ｌ）はその概
略構成全庁すものでめる。すなわち、ＭＳＩとＢＳ２の
間でデータの授受、すなわちムーブイン／ムーブアウト
が行なわれ、ＭＳプロックデータの１部がＢＳにコビイ
され、誤りビットは訂正され、ＭＳに送られる。さらに
、このＢＳ２内データの有効性とデータの−ｄ替えの有
無の１′＃報を・１ｈ納するＴＡＧ記憶６を設ける。Ｍ
ＳＩとＢＳ２とＴＡＧ３との関係は第２図（α） 、
（ｂ） 、 （ｃ）に示される。同図（（Ｌ）はＭＳｌ
のデータのアドレス構成を示し、データはｎＷＩ ｆ伯
のＭＳブロックアドレスと、１黄１油の８ビツトよ構成
るブロック内アドレス（Ｕ〜２５５）の組合せで指定さ
れる。ＢＳ２．ＴＡＧ３はそれぞれｆｒ定数。
ここでは４つのブロックアドレス（これをウェイとｄう
）が登録されている。そして人力されたアクセスアドレ
スの上位ビットにより、ＴＡＧ３内に登録されたブロッ
クアドレスとの一致が比収器（ＣＯＭＰ）４で検出され
、下位ビットをＴＡＧ３とＢＳ２に送ジブロック内アド
レスを選択し、所定データをアクセスする。そして、該
データがＢＳ２からＢＳレジスタ（ＢＳＲ）６にセット
されるとともに、ＴＡＧ３からそのデータの有効性と謔
替えの有無を示すＩ＃−４がＴＡＧワード°ンジスタ（
ＴＷＲ）５にセットされる。ＴＷＲ５のフォーマットは
同図（６）に示されるように、ＢＳアドレスのＡＤＲ８
に引続き次の情報が設けられる。
）が登録されている。そして人力されたアクセスアドレ
スの上位ビットにより、ＴＡＧ３内に登録されたブロッ
クアドレスとの一致が比収器（ＣＯＭＰ）４で検出され
、下位ビットをＴＡＧ３とＢＳ２に送ジブロック内アド
レスを選択し、所定データをアクセスする。そして、該
データがＢＳ２からＢＳレジスタ（ＢＳＲ）６にセット
されるとともに、ＴＡＧ３からそのデータの有効性と謔
替えの有無を示すＩ＃−４がＴＡＧワード°ンジスタ（
ＴＷＲ）５にセットされる。ＴＷＲ５のフォーマットは
同図（６）に示されるように、ＢＳアドレスのＡＤＲ８
に引続き次の情報が設けられる。
Ｍｉ：ムーブイン禁止ピットであ夛、“１″はＢＳの該
当データがムーブインの対象にはされない。しかしＴＡ
Ｇのアドレス比較の対象にはなる。”０″はムーブイン
可Ｍｌ。
当データがムーブインの対象にはされない。しかしＴＡ
Ｇのアドレス比較の対象にはなる。”０″はムーブイン
可Ｍｌ。
ＭＯ：ムーブアウトビットであり、”１”Ｍ ＢＳの該
当データ７：ｌＥ ｉ替っており、ムーブアウト（追出
し）の必要がある。“０″は書替っていない場合である
。
当データ７：ｌＥ ｉ替っており、ムーブアウト（追出
し）の必要がある。“０″は書替っていない場合である
。
Ｔｖ：バリッドビットであり、“１”はＢＳの該当デー
タが７汀効であり、”０”は無効で必ることを示す。
タが７汀効であり、”０”は無効で必ることを示す。
以上の構成にお＾て、Ｂｆ３Ｒ６にセットされたＢＳの
データはＥＣＣチェックされて要求元に送られるのが正
常な手順であるが、一般にＥＣＣチェックに時間がかか
るため、図に示すように、奴９ろえずリードデータを要
求元に送っておくとともに、分岐してＥＣＣ回路７で１
ビット誤）訂正、２ビツト誤９検出を行なう。
データはＥＣＣチェックされて要求元に送られるのが正
常な手順であるが、一般にＥＣＣチェックに時間がかか
るため、図に示すように、奴９ろえずリードデータを要
求元に送っておくとともに、分岐してＥＣＣ回路７で１
ビット誤）訂正、２ビツト誤９検出を行なう。
１ビツト誤シが検出された時は要求元に通知して再試行
させ、１ピツト誤シ訂正を行なった訂正データｔデータ
レジスタ８にセットし、これによシＢＳ２の該当データ
を書替える。そしてこの書替えられたデータを要求元に
送る。１ビット誤り検出の場合は以上のように訂正処理
されるが、２ビット誤り検出に対しては誤シ訂正の方法
がないから、中央処理装置あるいはオペレーションシス
テムによりジョブを取止め、改めてデータの有効化を行
なうか、または誤シデータをｋむベージを切離していた
ので、その処理に多くの時間と労力を要していた。
させ、１ピツト誤シ訂正を行なった訂正データｔデータ
レジスタ８にセットし、これによシＢＳ２の該当データ
を書替える。そしてこの書替えられたデータを要求元に
送る。１ビット誤り検出の場合は以上のように訂正処理
されるが、２ビット誤り検出に対しては誤シ訂正の方法
がないから、中央処理装置あるいはオペレーションシス
テムによりジョブを取止め、改めてデータの有効化を行
なうか、または誤シデータをｋむベージを切離していた
ので、その処理に多くの時間と労力を要していた。
これに対し、ＢＳの誤りブロックを切離すことによシ、
要求元によシ再試行を行ないジョブの取止めを防止する
方法が考えられる。
要求元によシ再試行を行ないジョブの取止めを防止する
方法が考えられる。
（３）発明の目的
本発明の目的はスワップ方式のバッファ記憶において、
そのリードデータにＥＣＣチェックによる２ビット誤り
が検出された場合に対し、該バッファ記憶内の誤シデー
タの無効化による切離し方法を提供することである。
そのリードデータにＥＣＣチェックによる２ビット誤り
が検出された場合に対し、該バッファ記憶内の誤シデー
タの無効化による切離し方法を提供することである。
（４）発明の構成
前記目的を達成するため、一本発明のバッファ記憶の誤
シデータの切離し方法は主記憶（ＭＳ ）との間で記憶
内容の交換を行なうスワップ方式で制御されるバッファ
記憶（ＢＳ）と、該ＢＳからのリードデータをセットす
るＢＳレジスタと、該Ｂ−８レジスタの内容をチェック
し１ビツト誤シ訂正と２ビツト＋Ａシ検出を行なうＥＣ
Ｃ回路と、前記ＢＳのデータが有効かどうかの情報を格
納するＴＡＧ記憶と、該ＴＡＧ記憶からのり一ドデータ
をセットするＴＡＧワードレジスタとを具え、前６己Ｂ
Ｓレジスタからのリードデータを直接要求元に送るとと
もにＥＣＣチェックを行ない１ビツト訂正時には前記Ｂ
Ｓ内データの書替えを行ない再試行する情報処理装置に
おいて、前記ＥＣＣチェックの結果２ピント誤少が検出
された場合、前記ＴＡＧワードレジスタの内容を調べＢ
Ｓ内データが一書替っている場合は処理を終了し、書替
っていない場合にはＴＡＧワードレジスタの内容を変更
してＢＳ内の対応するデータを無効化して切離し再試行
するようにしたことを特徴とするものである。
シデータの切離し方法は主記憶（ＭＳ ）との間で記憶
内容の交換を行なうスワップ方式で制御されるバッファ
記憶（ＢＳ）と、該ＢＳからのリードデータをセットす
るＢＳレジスタと、該Ｂ−８レジスタの内容をチェック
し１ビツト誤シ訂正と２ビツト＋Ａシ検出を行なうＥＣ
Ｃ回路と、前記ＢＳのデータが有効かどうかの情報を格
納するＴＡＧ記憶と、該ＴＡＧ記憶からのり一ドデータ
をセットするＴＡＧワードレジスタとを具え、前６己Ｂ
Ｓレジスタからのリードデータを直接要求元に送るとと
もにＥＣＣチェックを行ない１ビツト訂正時には前記Ｂ
Ｓ内データの書替えを行ない再試行する情報処理装置に
おいて、前記ＥＣＣチェックの結果２ピント誤少が検出
された場合、前記ＴＡＧワードレジスタの内容を調べＢ
Ｓ内データが一書替っている場合は処理を終了し、書替
っていない場合にはＴＡＧワードレジスタの内容を変更
してＢＳ内の対応するデータを無効化して切離し再試行
するようにしたことを特徴とするものである。
（５）発明の実施例
本発明では第１図の構成をそのまま用いてＥＣＣチェッ
クの結果の２ビツト誤シ検出の場合の制御方法を見出し
たものである。
クの結果の２ビツト誤シ検出の場合の制御方法を見出し
たものである。
すなわち、ＢＳ２から読出しＢ５Ｒ６にセットされたリ
ードデータを重連のとおシ要求元に送るとともに、ＥＣ
Ｃ回路７でＦＪＣＣチェックを行なった結果、２ビット
誤りが検出された場合、従来はこれを外部的にジョブの
取止め、またはページの切離しを行なっていたが、本発
明ではＢＳ内のデータｔ″無効化する機能をもっている
のであるから、これを利用して内部で処理することによ
シ、ジョブを取止めることなく再試行できるようにした
ものでろる。
ードデータを重連のとおシ要求元に送るとともに、ＥＣ
Ｃ回路７でＦＪＣＣチェックを行なった結果、２ビット
誤りが検出された場合、従来はこれを外部的にジョブの
取止め、またはページの切離しを行なっていたが、本発
明ではＢＳ内のデータｔ″無効化する機能をもっている
のであるから、これを利用して内部で処理することによ
シ、ジョブを取止めることなく再試行できるようにした
ものでろる。
そこでＥＣＣ回路７でＥＣＣチェックの結果２ビツト誤
シが検出された場合には、ＴＡＧワードレジスタ（’ｆ
ｆＲ）５の内容を調べ、ＢＳ 内の該当データが既に４
替っている場合、すなわち第１図＜ｂ＞に示すムーブア
ウトビットＭｏ＝”１”の時は、スヮッグ方式ｆ） ７
’Ｃめ、ＢＳ内の該当データはオリジナルデータのため
無効化することができない。よって何も行なわず処理を
終了する。ＭＯ＝″ｏｎの時はＢＳデータが書替ってい
ない場合であシ、２ビツト誤シ検出の原因となるもので
あるからこれを無効化する必要がある。そのため、ムー
ブイン禁ｆビットＭｉ＝”１”とし、無効化ビットＴｖ
＝”０”とする。
シが検出された場合には、ＴＡＧワードレジスタ（’ｆ
ｆＲ）５の内容を調べ、ＢＳ 内の該当データが既に４
替っている場合、すなわち第１図＜ｂ＞に示すムーブア
ウトビットＭｏ＝”１”の時は、スヮッグ方式ｆ） ７
’Ｃめ、ＢＳ内の該当データはオリジナルデータのため
無効化することができない。よって何も行なわず処理を
終了する。ＭＯ＝″ｏｎの時はＢＳデータが書替ってい
ない場合であシ、２ビツト誤シ検出の原因となるもので
あるからこれを無効化する必要がある。そのため、ムー
ブイン禁ｆビットＭｉ＝”１”とし、無効化ビットＴｖ
＝”０”とする。
すなわち、図に示すように、第１図（ｂ）のＭｏ ＝”
０′を検出したとき枠内に囲んだＭｉ＝”１”と’ｆｆ
＝”０”に書替えるように制御する方法である。このよ
うにしてＢＳ内該当データを無効化して切離すことによ
）、要求元によシ再試行される場合、Ｍｓよシ異なった
ＢＳブロックにデータがムーブインされ、そのデータに
アクセスすることにょシ再試行成功の機会が得られる。
０′を検出したとき枠内に囲んだＭｉ＝”１”と’ｆｆ
＝”０”に書替えるように制御する方法である。このよ
うにしてＢＳ内該当データを無効化して切離すことによ
）、要求元によシ再試行される場合、Ｍｓよシ異なった
ＢＳブロックにデータがムーブインされ、そのデータに
アクセスすることにょシ再試行成功の機会が得られる。
（６）発明の詳細
な説明したように、本発明によれば、スヮッグ方式のバ
ッファ記憶において、そのリードデータにＥＣＣチェッ
クによる２ビット誤勺が検出された場合には、ＴＡＧワ
ードレジスタの内容を調ベノくソファ記憶内の該当デー
タが書替っている場合には沈埋を終了し、書替っていな
い場合にはＴＡＧワードレジスタの内容を変更してバッ
ファ記憶内の対応するデータｋｆｉ効化して切離し再試
行するようにしたものである。これにより、バラフジ記
憶内の該当データが切離されるのみで、要求′元から再
試行を行なわせて正しいリードデータを得ることが可能
となり、ジョブの取止め等を防止し効率的な処理を行な
うことができるものでβる。
ッファ記憶において、そのリードデータにＥＣＣチェッ
クによる２ビット誤勺が検出された場合には、ＴＡＧワ
ードレジスタの内容を調ベノくソファ記憶内の該当デー
タが書替っている場合には沈埋を終了し、書替っていな
い場合にはＴＡＧワードレジスタの内容を変更してバッ
ファ記憶内の対応するデータｋｆｉ効化して切離し再試
行するようにしたものである。これにより、バラフジ記
憶内の該当データが切離されるのみで、要求′元から再
試行を行なわせて正しいリードデータを得ることが可能
となり、ジョブの取止め等を防止し効率的な処理を行な
うことができるものでβる。
第１図（α） 、 （ｂ）は従来例および本発明の実施
列の構成説明図、第２図＠）〜＜ｃ＞は第１図の要部の
詳細説明図であ夛、図中、１は主記憶、２はバッファ記
憶、６はＴＡＧ記憶、４は比較器、５はＴＡＧワードレ
ジスタ、６はＢＳレジスタ、７はＥＣＣ回路、８はデー
タレジスタ全庁す。 特許出願人 富士通株式会社 復代理人 弁理士 １）坂 善 重
列の構成説明図、第２図＠）〜＜ｃ＞は第１図の要部の
詳細説明図であ夛、図中、１は主記憶、２はバッファ記
憶、６はＴＡＧ記憶、４は比較器、５はＴＡＧワードレ
ジスタ、６はＢＳレジスタ、７はＥＣＣ回路、８はデー
タレジスタ全庁す。 特許出願人 富士通株式会社 復代理人 弁理士 １）坂 善 重
Claims (1)
- 主Ｅｅ憶（ＭＳ）との間で記憶内容の交換を行なうスワ
ッグ方式で制御１１１１されるバッファ記憶ＣＢＳ ）
と、該ＢＳからのリードデータをセットするＢＳレジス
タと、該ＢＳレジスタの内′＃ｔチェックし１ビツト誤
シ訂正と２ピツト誤シ検出を行なうＥＣＣ回路と、前記
ＢＳのデータがＭ幼かどうかの１ｎ報金格納するＴＡＧ
記１意と、該ＴＡＧ記憶からのリードデータをセットす
るＴＡＧワードレジスタとを具え、前記ＢＳレジスタか
らのリードデータを直接要求元に送るとともにＥＣＣチ
ェックを行ない１ビツト訂正時には前記ＢＳ内データの
ζ替えを行なり再試行する情報処理装置において、前記
ＥＣＣチェックの結果２ビツト誤シが検出された場合、
前記ＴＡＧワードレジスタのＶ３谷を調べＢＳ内データ
が薯替っている場合には処理を終了し、書替っていない
場合にはＴＡＧワードレジスタの内容を変更してＢＳ内
の対応するデータを無効化して切離し再試行するように
したことを特徴とするバッファ記憶の誤シデータ切離し
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58134901A JPS6027045A (ja) | 1983-07-23 | 1983-07-23 | パツフア記憶の誤りデ−タ切離し方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58134901A JPS6027045A (ja) | 1983-07-23 | 1983-07-23 | パツフア記憶の誤りデ−タ切離し方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6027045A true JPS6027045A (ja) | 1985-02-12 |
Family
ID=15139165
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58134901A Pending JPS6027045A (ja) | 1983-07-23 | 1983-07-23 | パツフア記憶の誤りデ−タ切離し方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6027045A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS637018U (ja) * | 1986-07-02 | 1988-01-18 | ||
| JPH06324943A (ja) * | 1993-05-17 | 1994-11-25 | Hitachi Ltd | 主記憶制御方法 |
-
1983
- 1983-07-23 JP JP58134901A patent/JPS6027045A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS637018U (ja) * | 1986-07-02 | 1988-01-18 | ||
| JPH06324943A (ja) * | 1993-05-17 | 1994-11-25 | Hitachi Ltd | 主記憶制御方法 |
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