JPS6027059B2 - 割込み制御アダプタ - Google Patents
割込み制御アダプタInfo
- Publication number
- JPS6027059B2 JPS6027059B2 JP3978881A JP3978881A JPS6027059B2 JP S6027059 B2 JPS6027059 B2 JP S6027059B2 JP 3978881 A JP3978881 A JP 3978881A JP 3978881 A JP3978881 A JP 3978881A JP S6027059 B2 JPS6027059 B2 JP S6027059B2
- Authority
- JP
- Japan
- Prior art keywords
- interrupt
- time
- signal
- control adapter
- holding
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Information Transfer Systems (AREA)
- Bus Control (AREA)
Description
【発明の詳細な説明】
本発明はプロセス端末を汎用計算機に接続するための割
込み処理装置（一般的にはインターフェース・コントロ
ール・ユニット：ｉｃｕ）に付加して用いるアダプタに
関する。
込み処理装置（一般的にはインターフェース・コントロ
ール・ユニット：ｉｃｕ）に付加して用いるアダプタに
関する。
従来のｉｃｕは多種多様なインターフェースがあるが、
その中でプロセス端末からの割込み信号のみをホスト計
算機に伝えるｉｃｕにおいては、複数の割込み信号がラ
ンダムに発生すると受け付けられない割込みを生ずる場
合があった。
その中でプロセス端末からの割込み信号のみをホスト計
算機に伝えるｉｃｕにおいては、複数の割込み信号がラ
ンダムに発生すると受け付けられない割込みを生ずる場
合があった。
本発明はこの点を解決するためｉｃｕの入力側に付加さ
れるアダプタであり、以下図面により詳述する。
れるアダプタであり、以下図面により詳述する。
第１図は上記ｉｃｕの一例であり、多数のプロセス（Ｐ
ｏ〜Ｐｎ）からの割込信号（Ｌ〜ｌｎ）はしジスタＲの
各ビットに入力されており、高速のクロツク（ＣＬＫ）
により常にサンプルホールドされる。
ｏ〜Ｐｎ）からの割込信号（Ｌ〜ｌｎ）はしジスタＲの
各ビットに入力されており、高速のクロツク（ＣＬＫ）
により常にサンプルホールドされる。
Ｌ〜ｌｎのいずれかに割込み信号（正極性パルスとする
）が生じてそれがサンプルホールドされるとＮＯＲゲー
トＧＩの出力が“０”となり、ＡＮＤゲートＧ２を閉じ
るので、その時点のｌｏ〜ｌｎの状態が凍結される。一
方ゲートＧＩの出力は割込み代表信号として割込処理回
路ＩＲＴに通知され、ｍＴはしジスタＲ中のどのビット
に“１”が立ったかを、順次アドレスＡＤを与えてマル
チプレクサＭ円Ｘで１ビットづつ選択しつつ、その値に
応じた処理を行なう。（複数ビットが同時に立っている
場合もある。）すべてのビットの議取りが終わると瓜Ｔ
はリセット信号ＲＳＴをレジスタＲに与え、それにより
レジスタＲの出力オール“０”になるとゲートＧＩの出
力は“１”に戻り、よってゲートＧ２が開いて再びサン
プルホールドが開始される。ここで上記瓜Ｔによるレジ
スタＲの読み取りには、クロツクＣＬＫの周期に比べて
かなり長い間（ＴＩ）を要する。
）が生じてそれがサンプルホールドされるとＮＯＲゲー
トＧＩの出力が“０”となり、ＡＮＤゲートＧ２を閉じ
るので、その時点のｌｏ〜ｌｎの状態が凍結される。一
方ゲートＧＩの出力は割込み代表信号として割込処理回
路ＩＲＴに通知され、ｍＴはしジスタＲ中のどのビット
に“１”が立ったかを、順次アドレスＡＤを与えてマル
チプレクサＭ円Ｘで１ビットづつ選択しつつ、その値に
応じた処理を行なう。（複数ビットが同時に立っている
場合もある。）すべてのビットの議取りが終わると瓜Ｔ
はリセット信号ＲＳＴをレジスタＲに与え、それにより
レジスタＲの出力オール“０”になるとゲートＧＩの出
力は“１”に戻り、よってゲートＧ２が開いて再びサン
プルホールドが開始される。ここで上記瓜Ｔによるレジ
スタＲの読み取りには、クロツクＣＬＫの周期に比べて
かなり長い間（ＴＩ）を要する。
そのため、その間に新たに入力される割込み信号はしジ
スタＲにはホールドされず、無視されることになる。第
３図ａはそのことを示すタイムチャートで、例えば先ず
割込み信号ｌｏが生じ、それによってＩＲＴが時間ＴＩ
の間動作するが、その間に生じた割込み信号ｌｎは無視
されてしまう。本発明はこのような場合に後から生じた
信号ｌｎを遅らせて、Ｌ‘こ関する時間ＴＩの経過後に
再度割込み信号として入力するようにしたものである。
スタＲにはホールドされず、無視されることになる。第
３図ａはそのことを示すタイムチャートで、例えば先ず
割込み信号ｌｏが生じ、それによってＩＲＴが時間ＴＩ
の間動作するが、その間に生じた割込み信号ｌｎは無視
されてしまう。本発明はこのような場合に後から生じた
信号ｌｎを遅らせて、Ｌ‘こ関する時間ＴＩの経過後に
再度割込み信号として入力するようにしたものである。
第２図は本発明の一実施例回路図であり、ＦＦｏ〜ＦＦ
ｎはフリツプフロツプ、Ｇ３〜Ｇ５はアンドゲート、Ｏ
ＳＣはクロック発振器、ＰＧは制御パルス発生器である
。
ｎはフリツプフロツプ、Ｇ３〜Ｇ５はアンドゲート、Ｏ
ＳＣはクロック発振器、ＰＧは制御パルス発生器である
。
ＯＳＣの周期は上記ＣＬＫと同程度の高速であり（従っ
てＣＬＫを利用してもよい）、Ｌ〜ｌｎに非同期に生じ
る信号をＦＦｏ〜ＦＦｎにサンプルホールドする。但し
、このＦＦｏ〜ＦＦｎはデータ“１”のサンプルホール
ドのみＯＳＣの出力信号ＣＩに同期して行ない。データ
“０”のサンプルホールドは行なわず、リセット端子Ｒ
Ｓが“１”から“０”に立下がることをもってリセツト
されるものとする。このような機能のＦＦは当業者であ
れば容易に作成可能である。ＰＧは信号ＣＩを分周し、
ｉｃｕにおけるＩＲＴの動作時間ＴＩより若干長い周期
Ｔ２を有し、かつそのパルス幅が割込み信号ｌｏ〜ｌｎ
のパルス幅と同程度のパルスＣ２を作成し、ゲートＧ３
〜Ｇ５の一方の入力に与える。また各ゲートＧ３〜Ｇ５
の出力は各ＦＦｏ〜ＦＦｎのリセツト端子ＲＳに結ばれ
るとともに、ｉｃｕのレジスタＲの各入力端子に接続さ
れる。この回路の動作は第３図ｂに示すとうりである。
先ず信号いまパルスＣＩでＦＦｏにサンプルホールドさ
れ、その保持出力はパルスＣ２によってゲートＧ３から
Ｌｏ′として出力され、その立下がりでＦＦｏはリセツ
トされる。出力Ｌ‘まｉｃｕのレジスタＲにセットされ
て瓜Ｔにより時間ＴＩの間処理が行なわれる。一方その
間に生じた信号ｌｎはパルスＣＩによってＦＦｎにサン
プルホールドされるが、Ｃ２の次のパルスが釆るまでゲ
ートからは出力されず保持されつづける。次のＣ２パル
スが釆るとゲートＧ５より出力ｌｎ′として出力され、
このとき前回のＬ′によるＩＲＴの動作は終了している
（Ｔ２＞ＴＩ故）ので再びレジスタＲにセットされ、瓜
Ｔにより処理される。以上の如く本発明のような保持手
段（ＦＦｏ〜ＦＦｎ）及びゲート手段（Ｇ３〜Ｇ５）を
設けた簡単なアダプタを付加することにより、非同期に
生じる任意の割込信号も無視されることなく確実に処理
される。
てＣＬＫを利用してもよい）、Ｌ〜ｌｎに非同期に生じ
る信号をＦＦｏ〜ＦＦｎにサンプルホールドする。但し
、このＦＦｏ〜ＦＦｎはデータ“１”のサンプルホール
ドのみＯＳＣの出力信号ＣＩに同期して行ない。データ
“０”のサンプルホールドは行なわず、リセット端子Ｒ
Ｓが“１”から“０”に立下がることをもってリセツト
されるものとする。このような機能のＦＦは当業者であ
れば容易に作成可能である。ＰＧは信号ＣＩを分周し、
ｉｃｕにおけるＩＲＴの動作時間ＴＩより若干長い周期
Ｔ２を有し、かつそのパルス幅が割込み信号ｌｏ〜ｌｎ
のパルス幅と同程度のパルスＣ２を作成し、ゲートＧ３
〜Ｇ５の一方の入力に与える。また各ゲートＧ３〜Ｇ５
の出力は各ＦＦｏ〜ＦＦｎのリセツト端子ＲＳに結ばれ
るとともに、ｉｃｕのレジスタＲの各入力端子に接続さ
れる。この回路の動作は第３図ｂに示すとうりである。
先ず信号いまパルスＣＩでＦＦｏにサンプルホールドさ
れ、その保持出力はパルスＣ２によってゲートＧ３から
Ｌｏ′として出力され、その立下がりでＦＦｏはリセツ
トされる。出力Ｌ‘まｉｃｕのレジスタＲにセットされ
て瓜Ｔにより時間ＴＩの間処理が行なわれる。一方その
間に生じた信号ｌｎはパルスＣＩによってＦＦｎにサン
プルホールドされるが、Ｃ２の次のパルスが釆るまでゲ
ートからは出力されず保持されつづける。次のＣ２パル
スが釆るとゲートＧ５より出力ｌｎ′として出力され、
このとき前回のＬ′によるＩＲＴの動作は終了している
（Ｔ２＞ＴＩ故）ので再びレジスタＲにセットされ、瓜
Ｔにより処理される。以上の如く本発明のような保持手
段（ＦＦｏ〜ＦＦｎ）及びゲート手段（Ｇ３〜Ｇ５）を
設けた簡単なアダプタを付加することにより、非同期に
生じる任意の割込信号も無視されることなく確実に処理
される。
第１図は一般的ｉｃｕの一例ブロック図、第２図は本発
明の一実施例、第３図は従来のタイムチャートａ及び本
発明の一実施例のタイムチャートｂである。 図中ｌｏ〜ｌｎは割込み信号、ＦＦｏ〜ＦＦｎはフリツ
プフロツブ、Ｇ２〜Ｇ５はアンドゲートである。 第１図第２図第３図 ′Ｑ） 第３図 付）
明の一実施例、第３図は従来のタイムチャートａ及び本
発明の一実施例のタイムチャートｂである。 図中ｌｏ〜ｌｎは割込み信号、ＦＦｏ〜ＦＦｎはフリツ
プフロツブ、Ｇ２〜Ｇ５はアンドゲートである。 第１図第２図第３図 ′Ｑ） 第３図 付）
Claims (1)
- 複数の割込み信号入力端子を有し、そのうちの少くと
も１つの割込み信号が入力されるとその時点の各入力端
子状態を一定時間（Ｔ１）凍結してその状態を読取るよ
うな割込処理装置において、上記入力端子の前段に挿入
される割込み制御アダプタであつて、上記複数の割込み
入力を夫々非同期に保持する手段と、上記一定周期（Ｔ
１）より長い周期（Ｔ２）毎に上記保持手段の値を上記
入力端子へ伝播される手段と、該伝播された信号が特定
値の場合に対応する保持手段をリセツトする手段とを設
けたことを特徴とする割込み制御アダプタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3978881A JPS6027059B2 (ja) | 1981-03-19 | 1981-03-19 | 割込み制御アダプタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3978881A JPS6027059B2 (ja) | 1981-03-19 | 1981-03-19 | 割込み制御アダプタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57153324A JPS57153324A (en) | 1982-09-21 |
| JPS6027059B2 true JPS6027059B2 (ja) | 1985-06-27 |
Family
ID=12562675
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3978881A Expired JPS6027059B2 (ja) | 1981-03-19 | 1981-03-19 | 割込み制御アダプタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6027059B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6328661U (ja) * | 1986-05-12 | 1988-02-25 | ||
| JPS63121526U (ja) * | 1987-02-02 | 1988-08-08 | ||
| JPH0335068U (ja) * | 1989-08-17 | 1991-04-05 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57174725A (en) * | 1981-04-20 | 1982-10-27 | Hitachi Ltd | Interruption controlling system |
-
1981
- 1981-03-19 JP JP3978881A patent/JPS6027059B2/ja not_active Expired
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6328661U (ja) * | 1986-05-12 | 1988-02-25 | ||
| JPS63121526U (ja) * | 1987-02-02 | 1988-08-08 | ||
| JPH0335068U (ja) * | 1989-08-17 | 1991-04-05 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57153324A (en) | 1982-09-21 |
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