JPS6028036B2 - 積分回路 - Google Patents
積分回路Info
- Publication number
- JPS6028036B2 JPS6028036B2 JP20288181A JP20288181A JPS6028036B2 JP S6028036 B2 JPS6028036 B2 JP S6028036B2 JP 20288181 A JP20288181 A JP 20288181A JP 20288181 A JP20288181 A JP 20288181A JP S6028036 B2 JPS6028036 B2 JP S6028036B2
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- JP
- Japan
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- output
- integrator
- signal
- analog
- converter
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- Expired
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Description
【発明の詳細な説明】
本発明は、アナログの積分出力が得られる積分回路に関
するものである。
するものである。
積算電力の測定のように長時間入力を積分する積分器に
アナログ積分器を用いた場合、アナログ積分器はドリフ
トによる影響を受けやすいために積分出力に誤差が生じ
る欠点がある。
アナログ積分器を用いた場合、アナログ積分器はドリフ
トによる影響を受けやすいために積分出力に誤差が生じ
る欠点がある。
本発明は、ドリフトによる影響が少く、長時間の積分に
対しても誤差が生じないアナログの積分出が得られる積
分回路を簡単な構成で、かつ安価な素子で実現したもの
である。
対しても誤差が生じないアナログの積分出が得られる積
分回路を簡単な構成で、かつ安価な素子で実現したもの
である。
第１図は本発明に係る積分回路の一実施例のブロック図
である。
である。
第１図において、川は入力端子、ＩＧは演算増幅器Ａと
入力抵抗ＲＩ及びコンデンサＣＩとよりなる積分器で、
コンデンサＣＩにはこれに並列にリセットスイッチＳＷ
が接続されている。ＣＯＭはコンパレータ、ＣＯＵは２
進カウソ夕である。コンパレータＣＯＭには積分器ＩＧ
の出力が与えられ、この出力値が設定値Ｖｒｅｆを越え
るとコンパレータＣＯＭは信号を出力する。コンパレー
タＣＯＭの出力端はカウンタＣＯＵの入力端に接続され
ると共に、Ｃ，Ｒよりなる微分回路を介してスイッチＳ
Ｗに接続されている。Ｄ／Ａはディジタル・アナログ変
換器（以下、Ｄ／Ａ変換器という）である。カウンタＣ
Ｏ山まコンパレ−タＣＯＭの出力パルスを計数し、Ｄ／
ＡコンバータはカウンタＣＯＵの計数値をアナログ信号
に変換する。Ｄ／Ａ変器の出力と積分器にの出力の重み
づけは、Ｄ／Ａ変換器の出力ｌｂｉｔ分が積分器ＩＧの
積分周期の一周期分となるようになっている。ＡＤＤは
加算器で、Ｄ／Ａ変換器の出力と積分器ＩＧの出力とを
加算する。ＯＵＴは出力端子で、加算器ＡＤＤの出力端
に接続されている。このような構成の本発明に係る積分
回路の動作を第２図に示す波形図を用いて説明する。入
力端子ＩＮより印加された入力信号は積分器ＩＧに加え
られて積分され、積分器ＩＧの出力は時間と共に増加す
る。
入力抵抗ＲＩ及びコンデンサＣＩとよりなる積分器で、
コンデンサＣＩにはこれに並列にリセットスイッチＳＷ
が接続されている。ＣＯＭはコンパレータ、ＣＯＵは２
進カウソ夕である。コンパレータＣＯＭには積分器ＩＧ
の出力が与えられ、この出力値が設定値Ｖｒｅｆを越え
るとコンパレータＣＯＭは信号を出力する。コンパレー
タＣＯＭの出力端はカウンタＣＯＵの入力端に接続され
ると共に、Ｃ，Ｒよりなる微分回路を介してスイッチＳ
Ｗに接続されている。Ｄ／Ａはディジタル・アナログ変
換器（以下、Ｄ／Ａ変換器という）である。カウンタＣ
Ｏ山まコンパレ−タＣＯＭの出力パルスを計数し、Ｄ／
ＡコンバータはカウンタＣＯＵの計数値をアナログ信号
に変換する。Ｄ／Ａ変器の出力と積分器にの出力の重み
づけは、Ｄ／Ａ変換器の出力ｌｂｉｔ分が積分器ＩＧの
積分周期の一周期分となるようになっている。ＡＤＤは
加算器で、Ｄ／Ａ変換器の出力と積分器ＩＧの出力とを
加算する。ＯＵＴは出力端子で、加算器ＡＤＤの出力端
に接続されている。このような構成の本発明に係る積分
回路の動作を第２図に示す波形図を用いて説明する。入
力端子ＩＮより印加された入力信号は積分器ＩＧに加え
られて積分され、積分器ＩＧの出力は時間と共に増加す
る。
積分器ＩＧの出力はコンパレータＣＯＭに加えられて設
定電圧Ｖｒｅｆと比較される。積分器ＩＧの出力が設定
電圧Ｖｒｅｆを越えるとコンパレータＣＯＭは信号を出
力する。その信号はコンデンサＣと抵抗Ｒにより微分さ
れたのち、スイッチＳＷに加えられてこれをオンにする
。これにより、積分器ＩＧはリセットされる。このよう
に、コンパレータＣＯＭの出力は積分器１０に帰還され
るため、コンパレー夕ＣＯＭの出力はパルス信号となる
。積分器ＩＧの出力とコンパレータＣＯＭの出力パルス
信号を第２図イ，口に示す。コンパレータＣＯＭの出力
パルスは２進カウンタＣＯＵ‘こ加えられて計数され、
その計数値はＤ／Ａ変換器に加えられてアナログ信号に
変換される。Ｄ／Ａ変換器のアナログ出力は第２図ハの
実線で示す如く、ステップ状に増加する。このステップ
状のアナログ信号は抵抗Ｒ．を介して加算器ＡＤＤに加
えられる。一方、このＤ／Ａ変換器の出力のｌｂｉ【分
に相当する周期で繰返しリセットされる積分器ＩＧの出
力は加算器ＡＤＤに与えられ、Ｄ／Ａ変換器の出力に加
算される。その結果、加算器ＡＤＤの出力は第２図′、
の点線の如くなる。すなわち、Ｄ／Ａ変換器の出力の不
連続性は積分器ＩＧの出力で補完され、出力端子ＯＵＴ
から時間とともに連続的に増加するアナログ積分出力を
取出すことができる。このように本発明の積分回路はＤ
／Ａ変換器の不連続出力を一定時間毎にリセツトされる
積分器の出力で補完して連続したアナログ積分出力を得
るように構成したので、アナログ積分器が有するドリフ
トも一定時間毎にリセットされる結果、長時間入力を積
分してもドリフトによる影響が生じない積分回路を得る
ことができる。
定電圧Ｖｒｅｆと比較される。積分器ＩＧの出力が設定
電圧Ｖｒｅｆを越えるとコンパレータＣＯＭは信号を出
力する。その信号はコンデンサＣと抵抗Ｒにより微分さ
れたのち、スイッチＳＷに加えられてこれをオンにする
。これにより、積分器ＩＧはリセットされる。このよう
に、コンパレータＣＯＭの出力は積分器１０に帰還され
るため、コンパレー夕ＣＯＭの出力はパルス信号となる
。積分器ＩＧの出力とコンパレータＣＯＭの出力パルス
信号を第２図イ，口に示す。コンパレータＣＯＭの出力
パルスは２進カウンタＣＯＵ‘こ加えられて計数され、
その計数値はＤ／Ａ変換器に加えられてアナログ信号に
変換される。Ｄ／Ａ変換器のアナログ出力は第２図ハの
実線で示す如く、ステップ状に増加する。このステップ
状のアナログ信号は抵抗Ｒ．を介して加算器ＡＤＤに加
えられる。一方、このＤ／Ａ変換器の出力のｌｂｉ【分
に相当する周期で繰返しリセットされる積分器ＩＧの出
力は加算器ＡＤＤに与えられ、Ｄ／Ａ変換器の出力に加
算される。その結果、加算器ＡＤＤの出力は第２図′、
の点線の如くなる。すなわち、Ｄ／Ａ変換器の出力の不
連続性は積分器ＩＧの出力で補完され、出力端子ＯＵＴ
から時間とともに連続的に増加するアナログ積分出力を
取出すことができる。このように本発明の積分回路はＤ
／Ａ変換器の不連続出力を一定時間毎にリセツトされる
積分器の出力で補完して連続したアナログ積分出力を得
るように構成したので、アナログ積分器が有するドリフ
トも一定時間毎にリセットされる結果、長時間入力を積
分してもドリフトによる影響が生じない積分回路を得る
ことができる。
しかも、このように積分器を一定時間毎にリセットさせ
るようにしているので、入力を長時間連続して積分する
場合の積分器に比較して積分器の積分電流を大幅にふや
すことが可能となる。この結果、■ 積分コンデンサに
入手の容易な４・容量、高精度、低リーケージの物を使
用することができる。
るようにしているので、入力を長時間連続して積分する
場合の積分器に比較して積分器の積分電流を大幅にふや
すことが可能となる。この結果、■ 積分コンデンサに
入手の容易な４・容量、高精度、低リーケージの物を使
用することができる。
■ 積分器の入力抵抗に高抵抗のものを使用しなくて良
いｏ■ 湿度の影響が受けにくい。
いｏ■ 湿度の影響が受けにくい。
等、安価で極めて実用的な積分回路を簡単な構成によっ
て得ることができる。
て得ることができる。
第１図は本発明に係る積分回路の一実施例を示すブロッ
ク図、第２図はその動作を説明するための波形図である
。 ＩＧ・・・・・・積分器、ＣＯＭ・・・・・・コンパレ
ータ、Ｄ／Ａ…・・・ディジタル・アナログ変換器、Ｃ
ＯＵ・・・・・・カウンタ、ＡＤＤ・・・・・・加算器
。 第１図 第２図
ク図、第２図はその動作を説明するための波形図である
。 ＩＧ・・・・・・積分器、ＣＯＭ・・・・・・コンパレ
ータ、Ｄ／Ａ…・・・ディジタル・アナログ変換器、Ｃ
ＯＵ・・・・・・カウンタ、ＡＤＤ・・・・・・加算器
。 第１図 第２図
Claims (1)
- １ 入力信号を積分する積分器、この積分器の出力が設
定値に達すると信号を出力しその出力信号によつて前記
積分器をリセツトさせる比較器、この比較器の出力パル
ス信号を計数するカウンタ、このカウンタの出力をアナ
ログ信号に変換しそのアナログ出力信号の１ｂｉｔ分が
前記積分器の一周期分に相当するように重みづけされた
デイジタル・アナログ変換器、このデイジタル・アナロ
グ変換器の出力と前記積分器の出力信号とを加算する加
算器、およびこの加算器の出力を取出す出力端子を具備
した積分回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20288181A JPS6028036B2 (ja) | 1981-12-16 | 1981-12-16 | 積分回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20288181A JPS6028036B2 (ja) | 1981-12-16 | 1981-12-16 | 積分回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58105382A JPS58105382A (ja) | 1983-06-23 |
| JPS6028036B2 true JPS6028036B2 (ja) | 1985-07-02 |
Family
ID=16464743
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20288181A Expired JPS6028036B2 (ja) | 1981-12-16 | 1981-12-16 | 積分回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6028036B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3675339B2 (ja) * | 2001-01-18 | 2005-07-27 | 株式会社日立製作所 | スイッチング電源 |
| CN108490373B (zh) * | 2018-02-07 | 2020-05-08 | 中北大学 | 一种全自动调零电子式冲击电流计及其调零方法 |
-
1981
- 1981-12-16 JP JP20288181A patent/JPS6028036B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58105382A (ja) | 1983-06-23 |
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