JPS6028079B2 - 半導体スタテイツクメモリ装置 - Google Patents
半導体スタテイツクメモリ装置Info
- Publication number
- JPS6028079B2 JPS6028079B2 JP54114952A JP11495279A JPS6028079B2 JP S6028079 B2 JPS6028079 B2 JP S6028079B2 JP 54114952 A JP54114952 A JP 54114952A JP 11495279 A JP11495279 A JP 11495279A JP S6028079 B2 JPS6028079 B2 JP S6028079B2
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- JP
- Japan
- Prior art keywords
- transistor
- voltage
- type
- memory cell
- transistors
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
- G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
- G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
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- G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
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Description
【発明の詳細な説明】
この発明のＭＯＳ型ＥＰＲＯＭ等の半導体スタティック
メモリ装置に関する。
メモリ装置に関する。
第１図は従来のＭＯＳ型ＥＰＲＯＭにおける議出し回路
部の構成を示したものである。
部の構成を示したものである。
１は充電用ＭＯＳトランジスタ、２は転送ゲート用ＭＯ
Ｓトランジスタであり、これらはいずれもしきい値電圧
約ＩＶのェンハンスメント（Ｅ）型である。
Ｓトランジスタであり、これらはいずれもしきい値電圧
約ＩＶのェンハンスメント（Ｅ）型である。
電源Ｖｃｃは通常標準５Ｖであって、トランジスタ１，
２のゲートには電源Ｎｃｃを抵抗３，４で分割した約３
Ｖを印加している。従ってメモリセルアレィに蓮がる共
通センス節点５の高レベルは、トランジスタ１，２のゲ
ート電圧約３Ｖからそれらのしきし・値電圧約ＩＶを差
引いた約２Ｖとなっている。メモリセルは例えば、浮遊
ゲートをもつＭＯＳ型メモリトランジスタである。この
ようにセンス節点５は通常Ｗ以下に抑えられ、従ってメ
モリセルアレィ内のセルのドレィン電圧が通常２Ｖ以下
に抑えられる結果、読出し時のメモリセルのホットエレ
クトロン効果による誤書込みやドレィンと浮遊ゲート間
の容量結合によるメモリセルのしきし、値電圧の抵下が
防止される。
２のゲートには電源Ｎｃｃを抵抗３，４で分割した約３
Ｖを印加している。従ってメモリセルアレィに蓮がる共
通センス節点５の高レベルは、トランジスタ１，２のゲ
ート電圧約３Ｖからそれらのしきし・値電圧約ＩＶを差
引いた約２Ｖとなっている。メモリセルは例えば、浮遊
ゲートをもつＭＯＳ型メモリトランジスタである。この
ようにセンス節点５は通常Ｗ以下に抑えられ、従ってメ
モリセルアレィ内のセルのドレィン電圧が通常２Ｖ以下
に抑えられる結果、読出し時のメモリセルのホットエレ
クトロン効果による誤書込みやドレィンと浮遊ゲート間
の容量結合によるメモリセルのしきし、値電圧の抵下が
防止される。
しかしながら、この回路の場合、例えばメモリセルの書
込み量チェックの際に次のような不都合がある。
込み量チェックの際に次のような不都合がある。
書込み重チェックは、外部的に電源Ｎｃｃを変化させて
センス接点の電位変化を読むことにより行われるが、こ
のとき、選択された行デコーダラィンの電圧、つまりメ
モリセルのコントロールゲート電圧を電源Ｖｃｃを変化
させることで上下させると、ＭＯＳトランジスターのゲ
ート、ドレィンが共に変化するため、センス節点５の電
圧も同時に変化してしまう。このように、センス節点５
の電圧、即ちメモリセルのドレィン電圧が電源Ｖｃｃと
運動してしまうと、容量結合によって浮遊ゲートの電位
が変化してメモリセルのしきし、値が等価的に変化し、
正確な書込み量のチェックが不可能になる。またこの回
路の場合、上記した書込み量チェックの際の不都合の他
、設計マージンが少ないという欠点をもつ。
センス接点の電位変化を読むことにより行われるが、こ
のとき、選択された行デコーダラィンの電圧、つまりメ
モリセルのコントロールゲート電圧を電源Ｖｃｃを変化
させることで上下させると、ＭＯＳトランジスターのゲ
ート、ドレィンが共に変化するため、センス節点５の電
圧も同時に変化してしまう。このように、センス節点５
の電圧、即ちメモリセルのドレィン電圧が電源Ｖｃｃと
運動してしまうと、容量結合によって浮遊ゲートの電位
が変化してメモリセルのしきし、値が等価的に変化し、
正確な書込み量のチェックが不可能になる。またこの回
路の場合、上記した書込み量チェックの際の不都合の他
、設計マージンが少ないという欠点をもつ。
例えばメモリセルのしきい値が例えばイオン注入量のバ
ラッキの結果として増加してそのオン電流が低下すると
、結局アクセスタイムも遅くなる。この発明は上託した
点に鑑みてなされたもので、メモリセルの正確な書込み
量チェックを可能とした半導体スタティックメモリ装置
を提供するものである。
ラッキの結果として増加してそのオン電流が低下すると
、結局アクセスタイムも遅くなる。この発明は上託した
点に鑑みてなされたもので、メモリセルの正確な書込み
量チェックを可能とした半導体スタティックメモリ装置
を提供するものである。
この発明は、浮遊ゲートをもつＭＯＳ型メモリトランジ
スタからなるメモリセルアレイのセンス接点を充電する
充電用ＭＯＳトランジスタのゲートを、電源電圧に依存
しない定電圧発生回路の出力で制御し、前記センス接点
が電源電圧に連動しないようにしたことを骨子とする。
スタからなるメモリセルアレイのセンス接点を充電する
充電用ＭＯＳトランジスタのゲートを、電源電圧に依存
しない定電圧発生回路の出力で制御し、前記センス接点
が電源電圧に連動しないようにしたことを骨子とする。
以下この発明の実施例を説明する。第２図はＰ型基板を
用い、ｎチャンネルＥ／Ｄ回路で構成したＭＯＳ型ＥＰ
ＲＯＭの実施例である。図中１ １は例えばｍ行×ｎ列
のメモリセルアレイで、メモリセルトランジスタ１１ｉ
ｊ（ｉニ１，２，……，ｍ、ｉ＝１，２，・・・・・・
，ｎ）は浮遊ゲートを有する二重シリコンゲート構造の
Ｅ型ＭＯＳトランジスタであり、そのしきし、値は約２
Ｖである。１ ２ｊは列選択用ＭＯＢトランジスタで、
しきい値電圧約ＩＶのＥ型である。
用い、ｎチャンネルＥ／Ｄ回路で構成したＭＯＳ型ＥＰ
ＲＯＭの実施例である。図中１ １は例えばｍ行×ｎ列
のメモリセルアレイで、メモリセルトランジスタ１１ｉ
ｊ（ｉニ１，２，……，ｍ、ｉ＝１，２，・・・・・・
，ｎ）は浮遊ゲートを有する二重シリコンゲート構造の
Ｅ型ＭＯＳトランジスタであり、そのしきし、値は約２
Ｖである。１ ２ｊは列選択用ＭＯＢトランジスタで、
しきい値電圧約ＩＶのＥ型である。
共通センス節点１３を充電するための充電用トランジス
タ１４およびセンス節点１３とセンスアンプ間を接続す
る転送ゲート用トランジスタ１５は、しきし、値約ＯＶ
のＢ型ＭＯＳトランジスタである。これらのトランジス
タ１４，１５のゲートは、定電圧発生回路１６の出力に
より制御するようになっている。定電圧発生回路１６は
電源Ｎｃｃに無関係な一定電圧を出力するもので、しき
し、値電圧約一３Ｖのデプレション（Ｄ）型ＭＯＳトラ
ンジスタ（第ＩＭＯＳトランジスタ）１６，と、しきし
、値約ＯＶのＢ型ＭＯＳトランジスタ（バッファ用ＭＯ
Ｓトランジスタ）１６２と、メモリセルと同じ条件で作
られた二重シリコンゲート構造を有するしきし・値電圧
約２ＶのＥ型ＭＯＳトランジスタ（第２のＭＯＳトラン
ジスタ）１６３とを直列接続して、これに電源Ｖｃｃを
印加し、トランジスタ１６・と１６２の接続点を出力端
としている。
タ１４およびセンス節点１３とセンスアンプ間を接続す
る転送ゲート用トランジスタ１５は、しきし、値約ＯＶ
のＢ型ＭＯＳトランジスタである。これらのトランジス
タ１４，１５のゲートは、定電圧発生回路１６の出力に
より制御するようになっている。定電圧発生回路１６は
電源Ｎｃｃに無関係な一定電圧を出力するもので、しき
し、値電圧約一３Ｖのデプレション（Ｄ）型ＭＯＳトラ
ンジスタ（第ＩＭＯＳトランジスタ）１６，と、しきし
、値約ＯＶのＢ型ＭＯＳトランジスタ（バッファ用ＭＯ
Ｓトランジスタ）１６２と、メモリセルと同じ条件で作
られた二重シリコンゲート構造を有するしきし・値電圧
約２ＶのＥ型ＭＯＳトランジスタ（第２のＭＯＳトラン
ジスタ）１６３とを直列接続して、これに電源Ｖｃｃを
印加し、トランジスタ１６・と１６２の接続点を出力端
としている。
トランジスタ１６，，１６２のゲートは共に出力端に接
続し、トランジスタ１６３のゲートはドレィンに接続し
ている。この定電圧発生回路１６は、出力端電圧がトラ
ンジスタ１６３ のしきい値電圧以上になるとトランジ
スタ１６３ がオンして出力端電圧を下げようとし、出
力端電圧がトランジスタ１６３のしきし、値電圧以下に
下がろうとするとトランジスタ１６，，１６２ がオン
して出力端電圧を上昇させようとする結果、出力端電圧
がトランジスタ１６３のしきし、値電圧プラスアルファ
となる。
続し、トランジスタ１６３のゲートはドレィンに接続し
ている。この定電圧発生回路１６は、出力端電圧がトラ
ンジスタ１６３ のしきい値電圧以上になるとトランジ
スタ１６３ がオンして出力端電圧を下げようとし、出
力端電圧がトランジスタ１６３のしきし、値電圧以下に
下がろうとするとトランジスタ１６，，１６２ がオン
して出力端電圧を上昇させようとする結果、出力端電圧
がトランジスタ１６３のしきし、値電圧プラスアルファ
となる。
プラスアルフアはトランジスタ１６・〜１６３の寸法と
しきい値電圧によって決まる。そしてこの場合、トラン
ジスタ１６，がＤ型であり電源Ｖｃｃに無関係な定電流
特性を示すので、出力端電圧は亀三源Ｎｃｃの変化に依
存しない一定値となる。ここで、定電圧発生回路１６中
、Ｅ型トランジスタ１６２は、Ｂ型トランジスタ１４，
１５のしきい値電圧のばらつきがセンス節点１３に与え
る影響を緩和するためにバッファ用として設けられてい
る。
しきい値電圧によって決まる。そしてこの場合、トラン
ジスタ１６，がＤ型であり電源Ｖｃｃに無関係な定電流
特性を示すので、出力端電圧は亀三源Ｎｃｃの変化に依
存しない一定値となる。ここで、定電圧発生回路１６中
、Ｅ型トランジスタ１６２は、Ｂ型トランジスタ１４，
１５のしきい値電圧のばらつきがセンス節点１３に与え
る影響を緩和するためにバッファ用として設けられてい
る。
即ち、Ｂ型トランジスタ１４，１５のしきし、値電圧が
負方向に変動すると、センス節点１３は上昇しようとす
るが、このときＢ型トランジスタ１６２のしきい値が同
じく負方向に変動して定電圧発生回路１６の出力端電圧
を下げる方向に働き、センス節点１３の上昇を抑える。
しきし、値電圧が正方向に変化したときも同様にしてセ
ンス節点１３の変動が補償される。なお、Ｂ型トランジ
スタ１７ｉは充電トランジスタ１４と同じ機能をもち、
メモリセルアレィ１１のドレィンがフローティング状態
になるのを防止するものであるが、場合によっては設計
上とり除いても差支えない。
負方向に変動すると、センス節点１３は上昇しようとす
るが、このときＢ型トランジスタ１６２のしきい値が同
じく負方向に変動して定電圧発生回路１６の出力端電圧
を下げる方向に働き、センス節点１３の上昇を抑える。
しきし、値電圧が正方向に変化したときも同様にしてセ
ンス節点１３の変動が補償される。なお、Ｂ型トランジ
スタ１７ｉは充電トランジスタ１４と同じ機能をもち、
メモリセルアレィ１１のドレィンがフローティング状態
になるのを防止するものであるが、場合によっては設計
上とり除いても差支えない。
このような構成とすれば、トランジスタ１４，１５のし
きし、値は約ＯＹであるので、センス節点１３には定電
圧発生回路１６により発生される電源Ｖｃｃに無関係な
出力電圧がそのままかかる。
きし、値は約ＯＹであるので、センス節点１３には定電
圧発生回路１６により発生される電源Ｖｃｃに無関係な
出力電圧がそのままかかる。
従って電源Ｖｃｃを変化させてメモリセルのコントロー
ルゲート電圧を上下させることにより書込み童のチェッ
クを行う場合にも、センス節点１３の電圧は変動せず一
定電圧に保たれるので、正確な書込み量チェックが可能
となる。また、定電圧発生回路１６のトランジスタ１６
３はメモリセルトランジスタ１１ｉｉと同じ条件で作ら
れており、メモリセルトランジスタ１１ｉｊのしきし、
値が高い場合にはセンス節点１３の電圧も同様に高くな
るので、メモリセルトランジスタ１１ｉｊのオン電流は
そのしきい値に余り依存しなくなり、プロセス上および
回路上の設計マージンが大きいものとなる。第３図は第
２図の実施例における定電圧発生回路１６の変形例であ
る。
ルゲート電圧を上下させることにより書込み童のチェッ
クを行う場合にも、センス節点１３の電圧は変動せず一
定電圧に保たれるので、正確な書込み量チェックが可能
となる。また、定電圧発生回路１６のトランジスタ１６
３はメモリセルトランジスタ１１ｉｉと同じ条件で作ら
れており、メモリセルトランジスタ１１ｉｊのしきし、
値が高い場合にはセンス節点１３の電圧も同様に高くな
るので、メモリセルトランジスタ１１ｉｊのオン電流は
そのしきい値に余り依存しなくなり、プロセス上および
回路上の設計マージンが大きいものとなる。第３図は第
２図の実施例における定電圧発生回路１６の変形例であ
る。
トランジスタ１６１〜１６３ の他にＥ型ＭＯＳトラン
ジスター ６４ を付加し、トランジスタ１６，と１６
２ の接続点をトランジスタ１６４のゲートに接続し、
トランジスタ１６２と１６３のゲートをトランジスタ１
６４のソースに接続して、このソースを出力端としてい
る。この回路によっても、トランジスタ１６３のしさし
、値電圧とトランジスタ１６，，１６２の特性で決まる
電源Ｖｃｃに無関係な一定出力電圧が得られる。以上の
ように、この発明によれば、センス節点を電源電圧に依
らず一定に保つことにより、外部的に電源電圧を振って
書込み量チェックを行う場合にこれを正確に行うことが
できる。
ジスター ６４ を付加し、トランジスタ１６，と１６
２ の接続点をトランジスタ１６４のゲートに接続し、
トランジスタ１６２と１６３のゲートをトランジスタ１
６４のソースに接続して、このソースを出力端としてい
る。この回路によっても、トランジスタ１６３のしさし
、値電圧とトランジスタ１６，，１６２の特性で決まる
電源Ｖｃｃに無関係な一定出力電圧が得られる。以上の
ように、この発明によれば、センス節点を電源電圧に依
らず一定に保つことにより、外部的に電源電圧を振って
書込み量チェックを行う場合にこれを正確に行うことが
できる。
またセンス接点を一定電位に保つための定電圧発生回路
の第２のＭＯＳトランジスタとしてメモリトランジスタ
と同じ製造条件で作ったものを用いることにより、設計
マージンを大きくした半導体スタティックメモリ装置を
提供することができる。なお、実施例ではｎチャネルを
説明したが、この発明はｐチャネルにも同様に適用でき
る。
の第２のＭＯＳトランジスタとしてメモリトランジスタ
と同じ製造条件で作ったものを用いることにより、設計
マージンを大きくした半導体スタティックメモリ装置を
提供することができる。なお、実施例ではｎチャネルを
説明したが、この発明はｐチャネルにも同様に適用でき
る。
また、実施例では充電用トランジスタ１４および転送ゲ
ート用トランジスタ１５をしきい値がＯＶでないＢ型と
したが、これらはＢ型であってもよいし、更に定電圧発
生回路１６に用いたバッファ用Ｅ型トランジスター６２
は原理的には除いてもよい。その他この発明はその趣
旨を逸脱しない範囲で種々変形実施することが可能であ
る。
ート用トランジスタ１５をしきい値がＯＶでないＢ型と
したが、これらはＢ型であってもよいし、更に定電圧発
生回路１６に用いたバッファ用Ｅ型トランジスター６２
は原理的には除いてもよい。その他この発明はその趣
旨を逸脱しない範囲で種々変形実施することが可能であ
る。
第１図は従来のＭＯＳ型ＢＰＲＯＭの議出し回路部の構
成を示す図、第２図はこの発明の一実施例のＭＯＳ型Ｅ
ＰＲＯＭの構成を示す図、第３図はその定電圧発生回路
部の変形例を示す図である。 １１・・・・・・メモリセルアレィ、１３・・・…セン
ス節点、１４・・・・・・充電用トランジスタ、１６・
・・・・・定電圧発生回路、１６．・・・・・・Ｏ型第
１のＭＯＳトランジスタ、１６２ ……Ｅ型バッファ用
ＭＯＳトランジスタ、１６３ ……Ｅ型第２のＭＯＳト
ランジスタ。 第１図 第２図 第３図
成を示す図、第２図はこの発明の一実施例のＭＯＳ型Ｅ
ＰＲＯＭの構成を示す図、第３図はその定電圧発生回路
部の変形例を示す図である。 １１・・・・・・メモリセルアレィ、１３・・・…セン
ス節点、１４・・・・・・充電用トランジスタ、１６・
・・・・・定電圧発生回路、１６．・・・・・・Ｏ型第
１のＭＯＳトランジスタ、１６２ ……Ｅ型バッファ用
ＭＯＳトランジスタ、１６３ ……Ｅ型第２のＭＯＳト
ランジスタ。 第１図 第２図 第３図
Claims (1)
- １ 浮遊ゲートをもつＭＯＳ型メモリトランジスタを配
列したメモリセルアレイと、このアレイのセンス接点を
充電する充電用ＭＯＳトランジスタと、この充電用ＭＯ
Ｓトランジスタのゲートに電源電圧に依存しない定電圧
を印加する定電圧発生回路とを具備したことを特徴とす
る半導体スタテイツクメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54114952A JPS6028079B2 (ja) | 1979-09-07 | 1979-09-07 | 半導体スタテイツクメモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54114952A JPS6028079B2 (ja) | 1979-09-07 | 1979-09-07 | 半導体スタテイツクメモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5641595A JPS5641595A (en) | 1981-04-18 |
| JPS6028079B2 true JPS6028079B2 (ja) | 1985-07-02 |
Family
ID=14650704
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54114952A Expired JPS6028079B2 (ja) | 1979-09-07 | 1979-09-07 | 半導体スタテイツクメモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6028079B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60133750A (ja) * | 1983-12-21 | 1985-07-16 | Matsushita Electronics Corp | メモリ装置 |
| JPS6231094A (ja) * | 1985-08-01 | 1987-02-10 | Toshiba Corp | 不揮発性半導体記憶装置 |
-
1979
- 1979-09-07 JP JP54114952A patent/JPS6028079B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5641595A (en) | 1981-04-18 |
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