JPS6028255A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6028255A JPS6028255A JP58135237A JP13523783A JPS6028255A JP S6028255 A JPS6028255 A JP S6028255A JP 58135237 A JP58135237 A JP 58135237A JP 13523783 A JP13523783 A JP 13523783A JP S6028255 A JPS6028255 A JP S6028255A
- Authority
- JP
- Japan
- Prior art keywords
- chip
- rom
- terminal
- ribbon
- chips
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/01—Manufacture or treatment
- H10W70/05—Manufacture or treatment of insulating or insulated package substrates, or of interposers, or of redistribution layers
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
この発明は、半導体集積回路の実装密度を向上できるよ
うにした半導体装置に関する。
うにした半導体装置に関する。
（従来技術）
半導体装置の多機能化を図る手段の一つとして、同一パ
ッケージ内に複数個のチップを実装スル方式が実用化さ
れている。これらの装置においては電源ピンなどの端子
を除いては信号端子はそれぞれ独立した機能を有してい
る場合が多いため、同一パッケージ内にこれらのチップ
を格納しても端子の配線に関しては特別な工夫を必要と
しなかつた０ す汝わち、１パツケージ内に格納されているチップの有
する総端子数（ポンディングパッド数）とパッケージそ
のものの有する総端子数（ビン数）がほぼ同数に設定さ
れているためである。
ッケージ内に複数個のチップを実装スル方式が実用化さ
れている。これらの装置においては電源ピンなどの端子
を除いては信号端子はそれぞれ独立した機能を有してい
る場合が多いため、同一パッケージ内にこれらのチップ
を格納しても端子の配線に関しては特別な工夫を必要と
しなかつた０ す汝わち、１パツケージ内に格納されているチップの有
する総端子数（ポンディングパッド数）とパッケージそ
のものの有する総端子数（ビン数）がほぼ同数に設定さ
れているためである。
一方、メモリデバイスのように入力端子、出力端子など
がその機能においてそれぞれ共通結線状態で使用される
装置においては互いに独立した機能を必要とする端子は
きわめて少ない。
がその機能においてそれぞれ共通結線状態で使用される
装置においては互いに独立した機能を必要とする端子は
きわめて少ない。
第１図はこれを説明するための図であ、り６４にビット
のＲＯＭＩと’ＲＯＭ２がメモリボード上で２個使用さ
れている状態をボード上面から図示したものである。こ
の例におけるＲＯＭデバイスは２４ビンから構成されて
おシ、チップセレクト機能を２０番ビンに設けている。
のＲＯＭＩと’ＲＯＭ２がメモリボード上で２個使用さ
れている状態をボード上面から図示したものである。こ
の例におけるＲＯＭデバイスは２４ビンから構成されて
おシ、チップセレクト機能を２０番ビンに設けている。
図中の１〜２４はピン端子番号であ、！ｌ） 、 Ａｏ
−Ａｄｚはアトシス入力端子、Ｄｏ−Ｄ７は出力端子、
Ｖｃｃは電源端子、Ｖｓｓは接地端子である。
−Ａｄｚはアトシス入力端子、Ｄｏ−Ｄ７は出力端子、
Ｖｃｃは電源端子、Ｖｓｓは接地端子である。
この第１図かられかるように、この２個のＲＯＭ１ 、
ＲＯＭ２のＲＯＭデバイスはチップセレクト端子−Ｃ８
（２０番ピン）を除いてはそれぞれ共通に結線されてい
る。
ＲＯＭ２のＲＯＭデバイスはチップセレクト端子−Ｃ８
（２０番ピン）を除いてはそれぞれ共通に結線されてい
る。
すなわち、ＲＯＭの端子総数は２４Ｘ２，４８本である
が、２個のＲＯＭデバイスを１個のデバイスとして見た
場合には、２５本の端子しか必要としていない。この例
では６４にビットＲＯＭを２個使用して１２８にピッ）
ＲＯＭとして使用している０ チップセレクト端子Ｃ８はＲＯＭの出力端子から出力さ
れる信号を制御するためのもので、ｒＨＪレベルまたは
「Ｌ」レベルが入力されることによりＲＯＭが能動状態
または非能動状態となる。この論理レベルをどちらに設
定するかはその用途に応じてチップの設計段階で決定さ
れる。
が、２個のＲＯＭデバイスを１個のデバイスとして見た
場合には、２５本の端子しか必要としていない。この例
では６４にビットＲＯＭを２個使用して１２８にピッ）
ＲＯＭとして使用している０ チップセレクト端子Ｃ８はＲＯＭの出力端子から出力さ
れる信号を制御するためのもので、ｒＨＪレベルまたは
「Ｌ」レベルが入力されることによりＲＯＭが能動状態
または非能動状態となる。この論理レベルをどちらに設
定するかはその用途に応じてチップの設計段階で決定さ
れる。
第１図のＲＯＭデバイスがチップセレクト論理レベルｒ
ＬＪで能動状態になるように設計されているとすると、
ＲＯＭＩのメモリ内容音読み出す場合にはＲＯＭ１のチ
ップセレクト端子Ｋ ｒＬＪレベルを入力し、ＲＯＭ２
のチップセレクトｉ子にはｒＨＪレベルを入力する。
ＬＪで能動状態になるように設計されているとすると、
ＲＯＭＩのメモリ内容音読み出す場合にはＲＯＭ１のチ
ップセレクト端子Ｋ ｒＬＪレベルを入力し、ＲＯＭ２
のチップセレクトｉ子にはｒＨＪレベルを入力する。
このようにすることによシ、ＲＯＭＩは能動状態となシ
、アドレス入力信号に応じて出力端子り。
、アドレス入力信号に応じて出力端子り。
〜Ｄ７にはＲＯＭデータが出力される。このときＲＯＭ
２は非能動状態になっているため、その出力端子り。−
Ｄ、は高インピーダンス状態が保持されるためアドレス
入力信号が入力されてもＲＯＭデータは出力されない。
２は非能動状態になっているため、その出力端子り。−
Ｄ、は高インピーダンス状態が保持されるためアドレス
入力信号が入力されてもＲＯＭデータは出力されない。
逆にＲＯＭＩのチップセレクト端子に「Ｈ」レベル、Ｒ
ＯＭ２のチップセレクト端子にＩＬＪレベルが入力され
ている場合には、前記とは逆にＲＯＭ’２のデータが出
力されＲＯＭＩのデータは出力されない。
ＯＭ２のチップセレクト端子にＩＬＪレベルが入力され
ている場合には、前記とは逆にＲＯＭ’２のデータが出
力されＲＯＭＩのデータは出力されない。
６４にピッ）ＲＯＭの最高位アドレスは図かられかるよ
うに、アドレス入力端子Ａ１２であるが、以上の理由に
よりチップセレクト端子をＡｌｌとして使用することに
より、６４にビットＲＯＭ２個を用いて、１２８にビッ
トＲＯＭとして使用することができる。
うに、アドレス入力端子Ａ１２であるが、以上の理由に
よりチップセレクト端子をＡｌｌとして使用することに
より、６４にビットＲＯＭ２個を用いて、１２８にビッ
トＲＯＭとして使用することができる。
この方法はメモリデバイスの容量拡張を行なう場合に一
般的に使用される方法である。
般的に使用される方法である。
これらのことから２個のＲＯＭデバイスを用いて記憶容
量の２倍拡張を行なうには次の条件が満されていればよ
いことがわかる。
量の２倍拡張を行なうには次の条件が満されていればよ
いことがわかる。
（１）入力端子、出力端子、電源端子、接地端子がそれ
ぞれ共通に結線されていること。
ぞれ共通に結線されていること。
（２）一方のＲＯＭが能動状態のとき他方のＲＯＭが非
能動状態になっていること。
能動状態になっていること。
ところで、２個のチップを用いて容量の２倍拡張を最も
効率よく行なう手段は１個のパッケージ内に２個のチッ
プを同時に格納することである。
効率よく行なう手段は１個のパッケージ内に２個のチッ
プを同時に格納することである。
現在、最も広く使用されているＬＳＩパッケージの方法
は第２図に示すようなモールドリボンと呼ばれるパター
ンニングされた薄い金属板の片面にチップを固定し、ワ
イヤボンディングを施した後、モールド樹脂を金型を用
いて流しこんで成形する方法である。
は第２図に示すようなモールドリボンと呼ばれるパター
ンニングされた薄い金属板の片面にチップを固定し、ワ
イヤボンディングを施した後、モールド樹脂を金型を用
いて流しこんで成形する方法である。
従来のこの方法によって２個のメモリチップを１個のパ
ッケージに格納せんとするならば次の欠点を有すること
になる。
ッケージに格納せんとするならば次の欠点を有すること
になる。
（１） チップをモールドリボンの片面にのみ固定する
ため、アイランド部分（チップを固定する領域）の面積
が１チツプ格納に比べて少なくとも２倍以上必要である
。
ため、アイランド部分（チップを固定する領域）の面積
が１チツプ格納に比べて少なくとも２倍以上必要である
。
（２） （１）項と同じ理由で端子の共通配線（ワイヤ
ボンディング）はきわめて複雑となシ、現実には不可能
に近い。
ボンディング）はきわめて複雑となシ、現実には不可能
に近い。
（３） （２）の欠点を回避するためには、複雑なパタ
ーンニングを施した特別なモールドリボンが必要である
。
ーンニングを施した特別なモールドリボンが必要である
。
（発明の目的）
この発明は、上記従来の欠点を除去するためになされた
もので、単一チップ格納の場合と全く同一もしくはほと
んど同一のモールドリボンを用いて簡単に１パツケージ
の中に２個のＲＯＭチップを格納でき、しかもアイラン
ド部分の面積が少なく、ワイヤボンディングも簡単にで
きる半導体装置を提供することを目的とする。
もので、単一チップ格納の場合と全く同一もしくはほと
んど同一のモールドリボンを用いて簡単に１パツケージ
の中に２個のＲＯＭチップを格納でき、しかもアイラン
ド部分の面積が少なく、ワイヤボンディングも簡単にで
きる半導体装置を提供することを目的とする。
（発明の構成）
この発明の半導体装置は、モールドリボンの表裏両面に
それぞれチップセレクト論理が異なるチップを互いにポ
ンディングパッドの位置に関して鏡面対称となるように
装填したものである。
それぞれチップセレクト論理が異なるチップを互いにポ
ンディングパッドの位置に関して鏡面対称となるように
装填したものである。
（実施例）
以下、この発明の半導体装置の実施例について図面に基
づき説明する。
づき説明する。
第３図はその一実施例に用いるＲＯＭチップのワイヤポ
ンディングパッド位置を説明するための図である。モー
ルドリボンの片面をＡ面、その逆面をＢ面と以下呼ぶこ
とにする。第３図（ａ）はＡ面に固定されるチップであ
υ、第３図（ｂ）はＢ面に固定されるチップでいずれも
チップ上面からの図である。
ンディングパッド位置を説明するための図である。モー
ルドリボンの片面をＡ面、その逆面をＢ面と以下呼ぶこ
とにする。第３図（ａ）はＡ面に固定されるチップであ
υ、第３図（ｂ）はＢ面に固定されるチップでいずれも
チップ上面からの図である。
この第３図（ａ）、第３図（ｂ）の番号はそれぞれのパ
ッドが結線されるビン番号を表わしている。この図から
れかるように、Ａ面に固定されるメモリチップ（以下Ａ
面チップと呼ぶ）とＢ面に固定されるメモリチップ（以
下８面チップと呼ぶ）とのポンディングパッド位置はＸ
−Ｙ線を対称軸に鏡面対称になるように設計されている
。
ッドが結線されるビン番号を表わしている。この図から
れかるように、Ａ面に固定されるメモリチップ（以下Ａ
面チップと呼ぶ）とＢ面に固定されるメモリチップ（以
下８面チップと呼ぶ）とのポンディングパッド位置はＸ
−Ｙ線を対称軸に鏡面対称になるように設計されている
。
さらに、Ａ面チップのチップセレクト端子の論理レベル
はｒＬＪになるように、またＢ面チップのチップセレク
ト端子の論理レベルはｒＨＪになるように予め設計され
ている。
はｒＬＪになるように、またＢ面チップのチップセレク
ト端子の論理レベルはｒＨＪになるように予め設計され
ている。
第４図（ａ）はＡ面チップ１００をモールドリボンのＡ
面に固定した後ワイヤ線２００でワイヤボンディングを
行った後のＡ面側から見た図である。
面に固定した後ワイヤ線２００でワイヤボンディングを
行った後のＡ面側から見た図である。
また、第４図（ｂ）はその後、モールドリボ７３面に３
面チップ３００を固定し、ワイヤ線４００でワイヤボン
ディングを行った後、Ｂ面よυ見た図である。なお、第
４図（ａ）の５００および第４図（ｂ）の６００はそれ
ぞれアイランド部を示す。
面チップ３００を固定し、ワイヤ線４００でワイヤボン
ディングを行った後、Ｂ面よυ見た図である。なお、第
４図（ａ）の５００および第４図（ｂ）の６００はそれ
ぞれアイランド部を示す。
この第４図（ａ）、第４図（ｂ）かられかるように、こ
れら両者はチップも含めてＸＹ線を対称軸として鏡面対
称に表っている。この後前述したように金型にてモール
ド成形を行なうとすべてのビンが共通結線された容量が
２倍拡張されたＲＯＭが作られる。
れら両者はチップも含めてＸＹ線を対称軸として鏡面対
称に表っている。この後前述したように金型にてモール
ド成形を行なうとすべてのビンが共通結線された容量が
２倍拡張されたＲＯＭが作られる。
この実施例では、チップセレクトビンも共通配線される
が前述のごとくＡ面チップとＢ面チップとでは、チップ
セレクト論理は逆論理で設計されているため、共通結線
されたチップセレクト端子はＡ１３（すなわち１２８Ｋ
ＲＯＭの最高位アドレス）として使用しても動作上何ら
支障はきたさない。
が前述のごとくＡ面チップとＢ面チップとでは、チップ
セレクト論理は逆論理で設計されているため、共通結線
されたチップセレクト端子はＡ１３（すなわち１２８Ｋ
ＲＯＭの最高位アドレス）として使用しても動作上何ら
支障はきたさない。
この実施例で用いた６４ＫＲＯＭはチップセレクト端子
を１本しか有していないが、複数本のチップセレクト端
子を有したメモリデバイスにおいても、容量２倍拡張時
に最高位アドレスとして使用するチップセレクト端子の
チップセレクト論理を互いに逆論理に設計した２個のチ
ップを用意することによシ、前記の目的は達成される。
を１本しか有していないが、複数本のチップセレクト端
子を有したメモリデバイスにおいても、容量２倍拡張時
に最高位アドレスとして使用するチップセレクト端子の
チップセレクト論理を互いに逆論理に設計した２個のチ
ップを用意することによシ、前記の目的は達成される。
さらに、この実施例ではＲＯＭデバイスについて説明し
たがＲＡＭデバイスにおいても同様の効果を期待できる
ことは言うまでもない。
たがＲＡＭデバイスにおいても同様の効果を期待できる
ことは言うまでもない。
（発明の効果）
以上のように、この発明の半導体装置によれば、モール
ドリボンの表裏両面にそれぞれチップセレクト論理の異
なるチップを互いにポンディングパッドの位置に関して
鏡面対称となるように装填したので、単一チップの場合
と全く同一もしくはほとんど同一のモールドリボンを用
いて簡単に１パツケージの中に２個のＲＯＭチップを格
納でき、メモリデバイスの容量を複数倍に拡張できると
ともに、アイランド部分の面積も少なくでき、しかもワ
イヤボンディングも簡単にできるものである。
ドリボンの表裏両面にそれぞれチップセレクト論理の異
なるチップを互いにポンディングパッドの位置に関して
鏡面対称となるように装填したので、単一チップの場合
と全く同一もしくはほとんど同一のモールドリボンを用
いて簡単に１パツケージの中に２個のＲＯＭチップを格
納でき、メモリデバイスの容量を複数倍に拡張できると
ともに、アイランド部分の面積も少なくでき、しかもワ
イヤボンディングも簡単にできるものである。
第１図は従来の６４ＫＲＯＭを２個塔載したメモリボー
ドの各端子間の配線図、第２図はこの発明の半導体装置
の一実施例に用いたモールドリボン平面図、第３図（ａ
）および第３図（ｂ）はこの発明の半導体装置の一実施
例に使用される２個のチップのポンディングパッド位置
を示す図、第４図（ａ）および第４図（ｂ）はそれぞれ
この発明の半導体装置に使用される１枚のモールドリボ
ンの表裏にチップが組みこまれた状態の平面図である。 １００・・・Ａ面チップ、２００ 、４００・・・ワイ
ヤ、３００・・・Ｂ面チップ、 ５００，６００・・・
アイランド部。
ドの各端子間の配線図、第２図はこの発明の半導体装置
の一実施例に用いたモールドリボン平面図、第３図（ａ
）および第３図（ｂ）はこの発明の半導体装置の一実施
例に使用される２個のチップのポンディングパッド位置
を示す図、第４図（ａ）および第４図（ｂ）はそれぞれ
この発明の半導体装置に使用される１枚のモールドリボ
ンの表裏にチップが組みこまれた状態の平面図である。 １００・・・Ａ面チップ、２００ 、４００・・・ワイ
ヤ、３００・・・Ｂ面チップ、 ５００，６００・・・
アイランド部。
Claims (1)
- モールドリボンの表裏両面にそれぞれチップセレクト論
理の異なるチップを互いにポンディングパッドの位置に
関して鏡面対象となるように装填してなることを特徴と
する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58135237A JPS6028255A (ja) | 1983-07-26 | 1983-07-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58135237A JPS6028255A (ja) | 1983-07-26 | 1983-07-26 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6028255A true JPS6028255A (ja) | 1985-02-13 |
Family
ID=15147014
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58135237A Pending JPS6028255A (ja) | 1983-07-26 | 1983-07-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6028255A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1991014282A1 (fr) * | 1990-03-15 | 1991-09-19 | Fujitsu Limited | Dispositif semiconducteur a puces multiples |
| US5530292A (en) * | 1990-03-15 | 1996-06-25 | Fujitsu Limited | Semiconductor device having a plurality of chips |
| US5889327A (en) * | 1996-10-04 | 1999-03-30 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with a package having a plurality of bump electrodes and module with a plurality of semiconductor devices |
| JP2003031765A (ja) * | 2001-07-17 | 2003-01-31 | Hitachi Ltd | パワーモジュールおよびインバータ |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5617050A (en) * | 1979-07-20 | 1981-02-18 | Nec Corp | Semiconductor device |
| JPS56137665A (en) * | 1980-03-31 | 1981-10-27 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Semiconductor device |
| JPS5810839A (ja) * | 1981-07-14 | 1983-01-21 | Mitsubishi Electric Corp | 半導体装置 |
-
1983
- 1983-07-26 JP JP58135237A patent/JPS6028255A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5617050A (en) * | 1979-07-20 | 1981-02-18 | Nec Corp | Semiconductor device |
| JPS56137665A (en) * | 1980-03-31 | 1981-10-27 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Semiconductor device |
| JPS5810839A (ja) * | 1981-07-14 | 1983-01-21 | Mitsubishi Electric Corp | 半導体装置 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1991014282A1 (fr) * | 1990-03-15 | 1991-09-19 | Fujitsu Limited | Dispositif semiconducteur a puces multiples |
| US5463253A (en) * | 1990-03-15 | 1995-10-31 | Fujitsu Limited | Semiconductor device having a plurality of chips |
| US5530292A (en) * | 1990-03-15 | 1996-06-25 | Fujitsu Limited | Semiconductor device having a plurality of chips |
| US5889327A (en) * | 1996-10-04 | 1999-03-30 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with a package having a plurality of bump electrodes and module with a plurality of semiconductor devices |
| JP2003031765A (ja) * | 2001-07-17 | 2003-01-31 | Hitachi Ltd | パワーモジュールおよびインバータ |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6788560B2 (en) | Semiconductor device and process for manufacturing the same | |
| US6635560B2 (en) | Method for implementing selected functionality on an integrated circuit device | |
| US6713855B2 (en) | Dual die memory | |
| US6278616B1 (en) | Modifying memory device organization in high density packages | |
| US4934820A (en) | Semiconductor device | |
| JPS6344734A (ja) | 半導体装置 | |
| US5900021A (en) | Pad input select circuit for use with bond options | |
| JP3441948B2 (ja) | 半導体集積回路におけるクロック分配回路 | |
| US5303180A (en) | Pin programmable dram that allows customer to program option desired | |
| KR950010089A (ko) | 개선된 패드의 배치를 구비한 반도체 집적회로 장치 | |
| EP0533589A1 (en) | A semiconductor device | |
| JPS6028255A (ja) | 半導体装置 | |
| JP3679923B2 (ja) | 半導体装置 | |
| JPH0786526A (ja) | メモリ装置 | |
| JP2985479B2 (ja) | 半導体メモリおよび半導体メモリモジュール | |
| JPH05210577A (ja) | チップ選択端子対を備える半導体装置 | |
| KR100631910B1 (ko) | 동일한 칩을 사용하는 멀티-칩 패키지 | |
| JPS6140053A (ja) | 半導体装置 | |
| JP2605632B2 (ja) | 半導体集積回路装置の製造方法 | |
| KR20010063182A (ko) | 멀티칩 패키지 구성을 위한 반도체 장치의 칩 선택회로 | |
| JP2978796B2 (ja) | 半導体集積回路装置 | |
| JPS61199647A (ja) | 半導体集積回路装置 | |
| JPH02143449A (ja) | 半導体封止容器 | |
| JPS6197854A (ja) | 半導体装置 | |
| JPH08264673A (ja) | 集積回路装置 |