JPS6028338A - エラステイツクメモリのアドレス制御装置 - Google Patents
エラステイツクメモリのアドレス制御装置Info
- Publication number
- JPS6028338A JPS6028338A JP13583783A JP13583783A JPS6028338A JP S6028338 A JPS6028338 A JP S6028338A JP 13583783 A JP13583783 A JP 13583783A JP 13583783 A JP13583783 A JP 13583783A JP S6028338 A JPS6028338 A JP S6028338A
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- Japan
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- Pending
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/062—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers
- H04J3/0626—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers plesiochronous multiplexing systems, e.g. plesiochronous digital hierarchy [PDH], jitter attenuators
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はＰＣＭ通信において同期網構成やジッタ抑圧な
どに使用されるエラスティックメモリのアドレス制御装
置に関する。
どに使用されるエラスティックメモリのアドレス制御装
置に関する。
従来のＰＣＭ通信に用いられ同期網を構成したりジッタ
完全抑圧を行なうためのエラスティックメモリのアドレ
ス制御装置は、たとえば第１図に構成ブロック図を例示
するような構成を採っていた。第１図において、１はメ
（ＩＪ、２は書込みアドレス発生カウンタ、６は読出し
アドレス発生カウンタ、４はアドレス比較制御部５は書
込みアドレス、６は読出しアドレス、７はアドレス制御
信号、ＤＡＴＡ ＩＮはデータ入力、ＤＡＴＡ ＯＵＴ
はデータ出力、ＣＬＫＩＮは書込みクロック、ＥＸＴＣ
ＬＫは外部クロック、ＣＬＫＯＵＴは読出しクロックで
ある。第２図は第１図の書込みアドレス５と読出しアド
レス６の時間的変化を例示するアドレス制御タイムチャ
ートである。
完全抑圧を行なうためのエラスティックメモリのアドレ
ス制御装置は、たとえば第１図に構成ブロック図を例示
するような構成を採っていた。第１図において、１はメ
（ＩＪ、２は書込みアドレス発生カウンタ、６は読出し
アドレス発生カウンタ、４はアドレス比較制御部５は書
込みアドレス、６は読出しアドレス、７はアドレス制御
信号、ＤＡＴＡ ＩＮはデータ入力、ＤＡＴＡ ＯＵＴ
はデータ出力、ＣＬＫＩＮは書込みクロック、ＥＸＴＣ
ＬＫは外部クロック、ＣＬＫＯＵＴは読出しクロックで
ある。第２図は第１図の書込みアドレス５と読出しアド
レス６の時間的変化を例示するアドレス制御タイムチャ
ートである。
このような構成の従来装置では、書込みクロックＣＬＫ
、ＩＮにより書込みアドレス発生カウンタ２で発生する
メモリ１の書込みアドレス５と外部クロックＥＸＴＣＬ
Ｋにより読出しアドレス発生カウンタ３で発生する読出
しアドレス６とが一定差に接近すると、アドレス比較制
御部４からのアドレス制御信号７により読出しアドレス
発生カウンタ３を制御して読出しアドレス６を第２図に
おけるＡ点からＢ点へ飛ばす方式を採っていた。したが
って、このさいデータに誤りを発生させ、さらに受信側
では同期はずれを起させるなどの欠点があった。
、ＩＮにより書込みアドレス発生カウンタ２で発生する
メモリ１の書込みアドレス５と外部クロックＥＸＴＣＬ
Ｋにより読出しアドレス発生カウンタ３で発生する読出
しアドレス６とが一定差に接近すると、アドレス比較制
御部４からのアドレス制御信号７により読出しアドレス
発生カウンタ３を制御して読出しアドレス６を第２図に
おけるＡ点からＢ点へ飛ばす方式を採っていた。したが
って、このさいデータに誤りを発生させ、さらに受信側
では同期はずれを起させるなどの欠点があった。
本発明の目的は、上記した従来技術の欠点をなくし、Ｐ
ＣＭ通信において同期網構成やジッタ完全抑圧などに使
用してアドレス制御のさい誤りや同期はずれを起すこと
のないエラスティックメモリのアドレス制御装置を提供
するにある。
ＣＭ通信において同期網構成やジッタ完全抑圧などに使
用してアドレス制御のさい誤りや同期はずれを起すこと
のないエラスティックメモリのアドレス制御装置を提供
するにある。
本発明は、書込み用および読出し用の両アドレスカウン
タとメモリとアドレス比較制御部から構成されるエラス
ティックメモリにおいて、アドレス比較制御部にアドレ
ス比較検出部の機能をもたせその出力側にアドレス制御
用の非同期プリセッタブル同期カウンタを設け、両アド
レスを引き離すさいにも誤りや同期はずれを起さないよ
うＰＬＬを用い名が、読出し用の外部クロックとこのＰ
ＬＬ出力の読出しクロックを比較すると同時に読出しア
ドレスと書込みアドレスを比較する必要から、通常はＰ
ＬＬ出力の読出しクロックと外部クロックを比較してい
るが、読出しおよび書込み両アドレスが一定差に近づい
たら書込みアドレスを外部クロックに上乗せするように
して上記目的を達成するようにシタエラスティックメモ
リのアドレス制御装置である。
タとメモリとアドレス比較制御部から構成されるエラス
ティックメモリにおいて、アドレス比較制御部にアドレ
ス比較検出部の機能をもたせその出力側にアドレス制御
用の非同期プリセッタブル同期カウンタを設け、両アド
レスを引き離すさいにも誤りや同期はずれを起さないよ
うＰＬＬを用い名が、読出し用の外部クロックとこのＰ
ＬＬ出力の読出しクロックを比較すると同時に読出しア
ドレスと書込みアドレスを比較する必要から、通常はＰ
ＬＬ出力の読出しクロックと外部クロックを比較してい
るが、読出しおよび書込み両アドレスが一定差に近づい
たら書込みアドレスを外部クロックに上乗せするように
して上記目的を達成するようにシタエラスティックメモ
リのアドレス制御装置である。
以下に本発明の一実施例を第６図および第４図により説
明する。
明する。
第６図は本発明によるエラスティックメモリのアドレス
制御装置の一実施例を示す構成ブロック図で、図中の第
１図と同一符号は同一または相当部分を示すものとし、
４ａはアドレス比較検出部、７ａはロード信号、８は非
同期プリセッタブル同期カウンタ、９はＰＬＬ、１０は
参照信号、１１は比較信号である。第４図は第６図のア
ドレス制御タイムチャートである。
制御装置の一実施例を示す構成ブロック図で、図中の第
１図と同一符号は同一または相当部分を示すものとし、
４ａはアドレス比較検出部、７ａはロード信号、８は非
同期プリセッタブル同期カウンタ、９はＰＬＬ、１０は
参照信号、１１は比較信号である。第４図は第６図のア
ドレス制御タイムチャートである。
第３図の構成による動作を説明すると、まず書込みクロ
ックＣＬＫＩＮは書込みアドレス発生カウンタ（ＣＮＴ
Ｗ）２に加えられ、メモリ１にデータ入力ＤＡＴＡＩＮ
の書込みアドレス５を与える一方、ＰＬＬ９の出力から
えられる読出しクロックＣＬＫＯＵＴを読出しアドレス
発生カウンタ（ＣＮＴＲ）３に加え、メモリ１にデータ
出力ＤＡＴＡＯＵＴの読出しアドレス６を与える。この
さい外部クロックＥＸＴＣＬＫを読出しアドレス発生カ
ウンタ（ＣＮＴＲ）３と同じ分周段の非同期プリセッタ
ブル同期カウンタ（、ＣＮＴＥ）に加え、その出力をＰ
ＬＬ９の参照信号１０として用いるとともに、読出しア
ドレス発生カウンタ（ＣＮＴＲ）３の出力をＰＬＬ９の
比較信号１１として用いる。これにより第４図に例示す
るような従来のエラスティックメモリのアドレス制御装
置と同じ通常動作が行なわれる０そして読出しアドレス
６と書込みアドレス５とが一定差に接近した時は、本発
明によりそれをアドレス比較検出部（ＡＤＤＥＴ ）４
ａにより検出し、ロード信号７ａにより非同期プリセ
ッタブル同期カウンタ（ＣＮＴＥ）８の出力を誉込みア
ドレス発生カウンタ（ＣＮＴＷ）２の出力と同じにプリ
セットする。これは第４図のＡ点に対応する。これによ
り一時的にＰＬＬ９は読出しアドレス６と書込みアドレ
ス５を比較することとなり、双方のアドレスを連続的に
引′き離していく。これは第４図のＡ点からＢ点の間に
対応する。
ックＣＬＫＩＮは書込みアドレス発生カウンタ（ＣＮＴ
Ｗ）２に加えられ、メモリ１にデータ入力ＤＡＴＡＩＮ
の書込みアドレス５を与える一方、ＰＬＬ９の出力から
えられる読出しクロックＣＬＫＯＵＴを読出しアドレス
発生カウンタ（ＣＮＴＲ）３に加え、メモリ１にデータ
出力ＤＡＴＡＯＵＴの読出しアドレス６を与える。この
さい外部クロックＥＸＴＣＬＫを読出しアドレス発生カ
ウンタ（ＣＮＴＲ）３と同じ分周段の非同期プリセッタ
ブル同期カウンタ（、ＣＮＴＥ）に加え、その出力をＰ
ＬＬ９の参照信号１０として用いるとともに、読出しア
ドレス発生カウンタ（ＣＮＴＲ）３の出力をＰＬＬ９の
比較信号１１として用いる。これにより第４図に例示す
るような従来のエラスティックメモリのアドレス制御装
置と同じ通常動作が行なわれる０そして読出しアドレス
６と書込みアドレス５とが一定差に接近した時は、本発
明によりそれをアドレス比較検出部（ＡＤＤＥＴ ）４
ａにより検出し、ロード信号７ａにより非同期プリセ
ッタブル同期カウンタ（ＣＮＴＥ）８の出力を誉込みア
ドレス発生カウンタ（ＣＮＴＷ）２の出力と同じにプリ
セットする。これは第４図のＡ点に対応する。これによ
り一時的にＰＬＬ９は読出しアドレス６と書込みアドレ
ス５を比較することとなり、双方のアドレスを連続的に
引′き離していく。これは第４図のＡ点からＢ点の間に
対応する。
このようにして本実施例の装置をＰＣＭ通信の同期網構
成やジッタ完全抑圧に用いると、誤！ｌｌを発生したり
受信側の同期はずれを起すのを防止可能と々る。
成やジッタ完全抑圧に用いると、誤！ｌｌを発生したり
受信側の同期はずれを起すのを防止可能と々る。
以上のようにして本発明のエラスティックメモリのアド
レス制御装置によれば、ＰＣＭ通信において同期網構成
やジッタ完全抑圧を行なうため、書込みクロックと全く
独立な外部クロックを用いて読み出しを行なう場合にも
、従来あった書込みおよび読出し両アドレスの引き離し
に伴なう誤りや受信側の同期はずれを防止可能であって
、性能のすぐれたエラスティックメモリの回路構成を容
易に実現できる効果がある。
レス制御装置によれば、ＰＣＭ通信において同期網構成
やジッタ完全抑圧を行なうため、書込みクロックと全く
独立な外部クロックを用いて読み出しを行なう場合にも
、従来あった書込みおよび読出し両アドレスの引き離し
に伴なう誤りや受信側の同期はずれを防止可能であって
、性能のすぐれたエラスティックメモリの回路構成を容
易に実現できる効果がある。
第１図は従来のエラスティックメモリのアドレス制御装
置を例示する構成ブロック図、第２図は第１図のアドレ
ス制御タイムチャート、第３図は本発明によるエラステ
ィックメモリのアドレス制御装置の一実施例を示す構成
ブロック図、第４図は第６図のアドレス制御タイムチャ
ートである。 １・・・メモリ ２・・・書込みアドレス発生カウンタ
６・・・読出しアドレス発生カウンタ ４ａ・・・ア
ドレス比較検出部 ５・・・書込みアドレス６・・・読
出シアドレス ７ａ・・・ロード信号８・・・非同期プ
リセッタブル同期カウンタ９・・・ＰＬＬ １０・・・
参照信号 １１・・・比較信号箔１７ も２図 雫３Ｖ Ｏ＾ＴＡＩＩＪ− 糖４ｚ
置を例示する構成ブロック図、第２図は第１図のアドレ
ス制御タイムチャート、第３図は本発明によるエラステ
ィックメモリのアドレス制御装置の一実施例を示す構成
ブロック図、第４図は第６図のアドレス制御タイムチャ
ートである。 １・・・メモリ ２・・・書込みアドレス発生カウンタ
６・・・読出しアドレス発生カウンタ ４ａ・・・ア
ドレス比較検出部 ５・・・書込みアドレス６・・・読
出シアドレス ７ａ・・・ロード信号８・・・非同期プ
リセッタブル同期カウンタ９・・・ＰＬＬ １０・・・
参照信号 １１・・・比較信号箔１７ も２図 雫３Ｖ Ｏ＾ＴＡＩＩＪ− 糖４ｚ
Claims (1)
- メモリと、該メモリの書込み用および読出し用両アドレ
スカウンタと、該両アドレスカウンタの出力を比較検出
するアドレス比較検出部と該アドレス比較検出部の出力
により上記読出し用アドレスカウンタを制御する非同期
プリセッタブル同期カウンタからなるエラスティックメ
モリのアドレス制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13583783A JPS6028338A (ja) | 1983-07-27 | 1983-07-27 | エラステイツクメモリのアドレス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13583783A JPS6028338A (ja) | 1983-07-27 | 1983-07-27 | エラステイツクメモリのアドレス制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6028338A true JPS6028338A (ja) | 1985-02-13 |
Family
ID=15160918
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13583783A Pending JPS6028338A (ja) | 1983-07-27 | 1983-07-27 | エラステイツクメモリのアドレス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6028338A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02128149U (ja) * | 1989-03-30 | 1990-10-23 | ||
| US9538050B2 (en) | 2012-12-27 | 2017-01-03 | Leader Electronics Corp. | Method and apparatus for generating jitter-related data |
-
1983
- 1983-07-27 JP JP13583783A patent/JPS6028338A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02128149U (ja) * | 1989-03-30 | 1990-10-23 | ||
| US9538050B2 (en) | 2012-12-27 | 2017-01-03 | Leader Electronics Corp. | Method and apparatus for generating jitter-related data |
| GB2511404B (en) * | 2012-12-27 | 2017-04-12 | Leader Electronics | Method and apparatus for generating jitter-related data |
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