JPS6029056A - ディジタル・アナログ変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はディジタル・アナログ変換器（以下Ｄ／Ａコン
バータと称す）に関し、特に電荷再配分方式のＤ／Ａコ
ンバータに関する。

所定ピット数の２進法のディジタル信号をアナログ信号
とするためのＤ／Ａコンバータの１つとして、いわゆる
電荷再配分方式のコンバータがある。

第１図はこの電荷再配分方式のＤ／Ａコンバータの１例
の回路ブロック図であり、互いに直列接続された等容量
の第１及び第２コンデンサＣ１及びＣ２が設けられてお
り、これらコンデンサの充放電等の制御がスィッチ素子
１〜３０オンオフ動作により行われるようになっている
。

具体的には、コンデンサＣ１及びＣ２への充電制御のた
めのスィッチｌが設けられており、コンデンサＣ１の電
荷を放電するためにスイッチ２が設けられている。また
、両コンデンサの電荷配分をなすためにスイッチ３が設
けられており、これら各スイッチ１〜３が、ディジタル
入力信号（Ａ）に応じて制御回路５から発生される制御
信号（Ｂ）〜（Ｄ）により夫々オンオフ制御されるので
ある。１連の所定ビットのディジタル入力信号の最後に
おける第２コンテンサＣ２の出力がサンプルホールド回
路４においてサンプルホールドされ、このホールド出力
がディジタル入力信号に対応したアナログ信号となる０ 第２，３図は第１図の回路におけるディジタル信号（Ａ
）に対する制御信号（Ｂ）〜（ＤＪのタイミングを示す
図であり、第２図はディジタル信号（Ａ）の所定ビット
が°“１”の場合、第３図は°′０″の場合を夫々示す
。

第２図を参照するに、入力信号のビット符号が（Ａ）に
示す如（”■”の場合には、先ず制御信号（Ｂｌが所定
期間例えば高レベルとなりスイッチ１をオンとする。こ
の間両コンデンサＣ０及びＣ２は充電されるが、両コン
デンサの充電電荷が零であった場合には、この充電動作
に起因する電荷Ｑ。は、Ｑｏ＝　Ｃ，Ｃ２Ｖ／（ｃ、　
＋ｃ２）　・＝−・・−・−・・−（］）となる。ここ
に、■は充電電圧である。

この充電動作の前に、コンデンサＣ２に既にＱイの電荷
が存在していれば、新らしく充電される電荷Ｑ′は、 Ｑ’　＝（ＣｌＣ２／　（Ｃ１＋”２　＞　）　（Ｖ−
帳／Ｃ２）曲・・・（２）となる。従って、コンデンサ
Ｃ２の新電荷Ｑ２は、９２−Ｑ′２＋Ｑ′ −（Ｃ２／（Ｃ＋十Ｃ２））（Ｃ１Ｖ＋Ｑ４）　・・−
・−＝（３）となる。しかる後に制御信号（Ｃ）が高レ
ベルとなりスイッチ２がオンとなり、コンデンサＣ１は
放電されリセットされる。

次に第３図を参照するに、入力信号のビット符号が（Ａ
）の如（”０”の場合には、制御信号（Ｂ）は低レベル
を維持してスイッチ１はオフのままであり、コンデンサ
への充電は行われない。次に、制御信号（Ｄ）が所定期
間高レベルとなりスイッチ３がオンとなって、電荷の配
分が行われる。この時のコンデンサＣ２の電荷は、 Ｃ２−（Ｃ２／（Ｃ１＋Ｃ２月６　・・・・・・・・・
・・・・・・（４）となる。しかる後に、制御信号（Ｃ
）が高レベルとなりスイッチ２がオンとなって、コンデ
ンサＣ１の放電リセットが行われる。

いま、入力信号（ＡＪかにピント（ｋは自然数）の場合
、各ビットの内容（ｌ又は０ンに対応して、各ビット毎
に第２図又は第３図に示した手順なもって制御回路５か
ら制御信号（Ｂ）〜（Ｄ）が発生され、最終ピントにお
ける制御動作が終了した時点のコンデンサＣ２に蓄積さ
れた電荷Ｑ２がサンプルホールド回路４にてホールドさ
れる。このホールド出力がディジタル入力信号に対応し
たアナログ信号となるのである。

上記（３）　、　（４）式を用いて、最終的に得られる
にピントディジタル信号による充電電荷Ｑ２は次式とな
るＱ Ｃ２＝　、ｘ　ＣＩＶ”Ｚ＜　（Ｃ２／（ｃ、＋Ｃ，，
）　）ｋ”　−（５）＄＝１ ここに、ｚｉは４番目ピントが”　ｌ　”の時は１　、
　”０”の時は０であるものと定める。ここで、Ｃ１ｖ
は定数であるからこれをＱ。とじ、またＣ１＝Ｃ２とい
う理想状態の下では、（５）式は Ｃ２−Ｑｏ　Σ　２４−　（＋／２）＆　ｉ＋”　−・
・−−−−−−−（６）７＝１ となり、コンデンサＣ２の出力によりアナログ信号が得
られるのである。

上記においてはＣ□＝Ｃ２とした理想的な場合であるが
、実際にはＣ□とＣ２との間には誤差が存在することか
ら、Ｃ１＝（１＋β）Ｃｏ、Ｃ２−（１−β）Ｃｏとお
いて考察する。尚、Ｏ〈β〈１である。（５）式におい
て、上記Ｃ１及びＣ２を代入すると、となる。理想型で
ある（５）式と（７）式とを比較すれば、絶対値におい
て、（１−β２）の定数差は直線性には無関係であって
これを無視すると、Σの項における（ｌ十β）ｋ−ｉの
項が、ｚｉにて規定されて存在したりしなかったりし、
またｉビット目で規定される（ｋ−ｉ）乗により大きさ
が異なったりして、理想型に対しズレを生じ歪となって
雑音の発生を招来するのである。

ここで、標準化されたずれＥを考えれば、と表わされ、
ｉ番目のピントが最終のにビット目に−ｉ十Ｉ ΔＥ、＝　（１／幻　・（Ａβ＋Ｂβ２＋　・・・）・
曲・・・（９）となる。ここに、β（１ならばβ２以上
の項は無視可能であるから、 −１−Ｈ ΔＥｊ　＝　（１／２）　−Ａβ　−・曲＝・（１０）
となる。（９）式により得られた値を表１に示す。

表１において、最大歪はＺｉがすべて“１＃の場合であ
り、これが最小単位を越えないという条件の下にβにつ
いて考える。ｋ−４８及び１６の各ピント数に対する最
小単位は、（１／２）’　、　（１／２）８及び（１／
２）１６であるから、この各個を最大歪０ｂ８８β。

０９６５β及び　ｌβが夫々越えないものとして、βの
許容度は、夫々０．０９０’９　、０．００４及び０．
００００１５と計算される。

コンデンサＣ３とＣ２との差は２βであるから、この差
は４ビットでは１８％まで、８ビツトでは０８％まで夫
々許容される。しかし、１６ビノトでは０．００３係ま
でしか許されず、従って、０．１％の誤差でコンデンサ
が製造できたとしても１０ピント程度のＤ／Ａコンバー
タしか実現し得ないことになる。

第４図はコンデンサＣ１及びＣ２の容量値のずれに起因
するアナログ出力の歪の１例を示す図であり、実線で示
す曲線２０が真のアナログ値であり、点線で示す曲線２
１が歪を伴ったＤ／Ａコンバータのアナログ出力である
。尚、Ｔｏはサンプリング周期を示している。このよう
に、各サンプリング値に対応したアナログ出力レベルは
、真のアナログレベルに対して一方向（図では正方向）
のみにずれ、そのずれ幅は各サンプリング値組に異なり
一定とはならないことが知られており、このずれが出力
歪となるわけである。

本発明は２つのコンデンサの容量差による出力歪を減少
させた精度の良いＤ／Ａコンバータを提供することを目
的としている。

本発明によるＤ／Ａコンバータは、互いに直列接続され
た第］及び第２コンデンサと、これら第１及び第２コン
デンサの充放電を制御する制御手段と、これらコンデン
サの出力をサンプルホールドずろホールド手段とを有し
、制御手段は、アナログ信号を所定サンプリング周期を
もってサンプリングして得られる所定ピント数のディジ
タル信号の各ビット毎に、このビット内容に応じて第１
及び第２コンデンサへの充電若しくは両コンデンサの電
荷配分を行ってしかる後に第１コンデンサを放電制御す
るよう構成されており、制御手段による上記制御動作を
すべてのビットにつき行った後に第２コンデンザの出力
をホールド手段によりホールドするようにしたディジタ
ル・アナログ変換器であって制御手段は、更に上記制御
動作からサンプリング周期よりも短い所定時間遅れて、
ディジタル信号の各ビット毎に、このビット内容に応じ
て第１及び第２コンデンサへの充放電若しくは　・両コ
ンデンサの電荷配分を行ってしかる後に第２コンテンサ
を放電制御するよう構成されており、この制御動作をす
べてのピントにつき行った後に第１コンデンサの出力を
ホールド手段によりサンプルホールドするようにし、ホ
ールド手段のホールド出力をｊ順次導出してアナログ出
力としてなることを特徴としている。

以下に本発明を図面を用いて説明する。

第５図は本発明の実施例の回路ブロック図であり、第１
図と同等部分は同一符号により示している。本例では、
コンデンサＣＩの放電のためにスイッチ６及び７が、ま
たコンデンサＣ２の放電のためにスイッチ７及び８が夫
々用いられるようになっており、スイッチ６及び８によ
り両コンデンサの電荷配分がなされるよう構成されてい
る。そして、サンプルホールド回路９によりコンデンサ
の各出力がホールドされてアナログ信号となっている。

コンデンサＣ１の出力のサンプリングは、スイッチア及
び８をオンとすることにより行われ、またコンデンサＣ
２のサンプリングは、スイッチ６及び７をオンすること
により行われる。

これらスイッチ１，６〜８のオンオフ制御が、ディジタ
ル信号（Ａ、）を入力とする制御回路ｌＯから発生され
るディジタル信号に応じた制御信号（Ｂ）　、　（Ｃ）
　。

に）及び（Ｄ）により夫々行われるものである。

かかる構成において、ｋビットのディジタル入力信号（
Ａ）の各ビット毎に、このビット内容すなわち”　］　
”及び゛０″に夫々応じて第６図及び第７図に示す如き
スイッチ制御信号が発生されて各スイッチが動作するが
、これは第１図の従来例と同一動作となる。

詳述すれば、ビットが“１″の場合、第６図に示す如（
制御信号（Ｂ）が高レベルとなってスイッチ１ジオンと
してコンデンサＣ１，Ｃ２への充電がなされる。次に、
制御信号（Ｃ）、（Ｃ’）が高レベルとなりコンデンサ
Ｃ１の放電が行われる。ビットが０″の場合、第７図に
示す如く制御信号（Ｂ）は高レベルとならｆよってコン
デンサへの充電はなされない。その代りに、制御信号（
Ｃ）　、　（Ｄ）が共に高レベルとなってスイッチ６及
び８がオンとなり、電荷配分がなされる。次に、制御信
号（Ｃ）、　（Ｃ’）が高レベルとなってスイッチ６及
び７がオンとなり、コンデンサＣ１の放電が行われる。

すべてのビットにつき上記動作力；終了した時点で、（
７）式で示した電荷Ｑ２が第２コンデンサＣ２へ充電さ
れているから、スイッチ６及び７を同時にオンとしてサ
ンプルホールド回路９においてこれをサンプリングしホ
ールドする。

ここで、制御回路１０には図示しないかにビットのディ
ジタル入力信号（Ａ）を所定時間ΔＴだげ遅延させるシ
フトレジスタ等からなる遅延手段が設けられており、前
述の動作によるアナログ信号が得られた時点からΔＴだ
け遅れて再びこの遅延手段の出力（ｋビットディジタル
信号）により、上述と同様な動作が繰返えされる。尚、
ΔＴはサンプリング周期Ｔ。よりも小なる値に選定され
ているものとする。この場合の動作を第８図及び第９図
を用いて述べる。

各ビットが′１”の場合は第８図に示すように、制御信
号（Ｂ）が高レベルとなりコンデンサの充電がなされ、
次に制御信号＜ｃ′）、　ｒ　（Ｄ）が高レベルとなっ
てコンデンサＣ２の放電が行われる。各ビットがパ０”
の場合は第９図に示すように、制御信号（Ｂ）は低レベ
ルのままでありコンデンサへの充電はなされない。その
代りに制御信号（Ｃ）　、　（Ｄ）を共に高レベルとし
て電荷配分が行われる。しかる後にコンデンサＣ２の放
電をなすものである。

かかる動作がディジタル信号の各ビットにつき順次行わ
れ、ｋビット目の動作終了時にサンプルホールド回路９
により第１コンデンサーの充電電荷がサンプルホールド
される。この場合のサンプリングは、スイッチ７及び８
をオンとして行われる。こうして得られたホールド回路
９のホールド出力が、第１回目の動作により得られた出
力に続いてΔＴだけ遅れて得られるものである。この様
子が第１０図に示されており、実線で示す曲線２ｏが真
のアナログ値であり、また、実線で示す各直線が第１回
目の制御動作によるホールド回路９のホールド出力値で
あり、一点鎖線で示す各直線が、第１回目の制御動作に
おける第１及び第２コンデンサの役目を互いに逆に作用
させて動作させた第２回目の制御動作によるボールド回
路９のホールド出力値である。対応するサンプリング値
は互いにΔＴだけ時間差を有していることになる。そし
て、第１回目の制御動作によるホールド値が真のアナロ
グ値（２０）に対し正の方向にずれたものであれば、バ
だけずれた第２回目の制御動作によるホールド値は負の
方向にずれたものとなっている。

ここで、一般的にアナログ信号は各種正弦波信号の合成
と考えられるから、正弦波について上述した本発明の作
用効果につき考察する。

イマ、Ａ　ｓｉｎωｔなる信号と、この信号ニ対シΔＴ
だけの時間差（遅れ）を有して全く同一の正弦波信号が
存在しているとすると、その信号はＡｓ１ｎ（ωを一Δ
Ｔ／Ｔ　）として表わされる。Ｔは最大周波数の周期と
する。この２つの合成信号は、 Ａ　ｓｉｎωｔ＋Ａｓ１ｎ（ωを一ΔＴ／Ｔｏ）＝２Ａ
ｓｌｎ（ωを一ΔＴ／２Ｔ）−ｃｏｓΔＴ／２Ｔ　・−
・−曲（１１）となる。ΔＴ（Ｔ。なる範囲では魚ΔＴ
／２’ｒ’＝；１となり、よって合成信号は振幅が２人
で、位相は丁度２波の中間の一ΔＴ／２Ｔを有する同一
形状の正弦波となって現われることが判る。

本発明では、第１０図の如き各ホールド値が各動作毎に
得られ、第１回目の動作で＋Ｅのずれが、第２回目の動
作で−Ｅのずれが生じているとすると、これら２回の動
作によるホールド出方の合成波は、 （］＋Ｅ）ｓｉｎωを十（１−Ｅ）ｓｉｎ（ωを一ΔＴ
／Ｔ　）＝　２ｓ＋ｎ　（ωｔ−ΔＴ／２Ｔ　）−−Δ
Ｔ／２Ｔ＋２　Ｅｃｏｓ　（ωを一ΔＴ／２Ｔ）・ｓ石
ΔＴ／２Ｔ　−−−（＋２）と表わされる。（１２）式
の第２項はずれＥを含んでおり、第１及び第２コンデン
サＣ，、Ｃ２の容量差に起因する歪項である。

ここで、１６ビノトを例にとれば、βが物理的に定まっ
た場合、１６ビツトの最小羊位である（ｌ／２）＋６を
歪が越えないという条件下において、［２Ｅｃｏｓ（ω
ｔ−ΔＴ／２Ｔ　）　ｍ　ｓｉｎΔＴ／２Ｔ、：］ｒｎ
ｌＬ、　＝　（１／２）１６・・・・・・・・・・（１
３） なる式が成立する。（咲ωｔ−ΔＴ／２Ｔ）　の最大値
はＪであり、またＥの最大値がβとすれば（従来の回路
方式により得られた表１の最大歪の項と同一条件として
いる）、（１３）式は、 〔ｓＪｎΔＴ／２Ｔ　〕−、＝　（１／２）”　−（１
／β）　−＝（１４）となる。ΔＴ　＜　Ｔであれば、 〔ΔＴ／２Ｔ′３．２−（ｌ／２）＋７・（１／β）　
甲・１（１５〕となり、 〔ΔＴ］？Ｍよ−　（１／２）１６・　（１１つ夕）　
・　Ｔ　・・　・　・・・・　（１６ンと表わされる。

例えば、β−〇〇〇１とすればΔＴｍｎ、ｚ共０．０１
５２Ｔとなり、必要とされる周波数帯域内において最も
犬なる周波数につき上記条件が成立すればよいのである
から、その問題とする周波数の周期Ｔに対しΔＴｆｎａ
Ｚが定まるもので、上述の如（βが０１％であればΔＴ
ｍａｘは０．０１５２Ｔとなる。一般的にサンプリング
周期は最大周波数の２倍とっているから、サンプリング
周期Ｔ。に対しては００３４であり、約０．０３Ｔｏだ
け遅れて第２回目の動作をなせば良いことになる。こう
すれば、１６ビソトに対しβが略０．１％まで許容され
ることになる。

すなわち、従来と同一の出力歪を許せば、β−００１％
まで許容可能となり、従来におけるβ−０００３％まで
の許容に対し著しく改善される。換言すれば本発明の方
式により出力歪が著しく削減され高精度の多ビットＤ／
Ａコンバータとなることを意味する。

斜上の如く、本発明によれば、与えられた所定ビットの
ディジタル入力信号をシフトレジスタ等の遅延手段によ
り遅延させておぎ、２回にわたつてＤ／Ａ変換動作を行
わせることにより、２個のコンデンサの容量値のバラツ
キに起因する出力歪を軽減することが可能となる利点が
ある。特にラダー抵抗網等を用いるＤ／Ａコンバータで
は、抵抗値の精度を向上させるためにトリミング工程を
必要とし、調整の煩雑さやコストアップの要因となって
いるが、本発明の電荷再配分方式のＤ／Ａコンバータで
は、特別な調整を要せずローコストの装置となる。

尚、制御回路はマイクロプロセッサ等のコンビーータを
用いそのプログラムにより容易に実現可能である。

【図面の簡単な説明】

第１図は従来σ）Ｄ／Ａコンバータの回路ブロック図、
第２図及び第３図は第１図のブロックの動作を説明する
タイミングチャート、第４図は第１図の回路により得ら
れる出方の１例を示す図、第５図は本発明の実施例の回
路ブロック図、第６図〜第９図は第６図の回路ブロック
の産１作を説明するタイミングチャート、第１０図は第
５図の回路により得られる出力の１例を示す図である。 主要部分の符号の説明 Ｃ，、Ｃ２・・・コンデンサ　１，６〜８・・・スイフ
チ９・・サンプルホールド回路 １０・・・制御回路 出願人　パイオニア株式会社 代理人　弁理士　藤村元彦 （外１名） ＃１図 １ （Ａ）　−［］−０４ノ　０ （８）　−　（５） （Ｃ）　−［］−（］Ｄ　−［］− （Ｄ）　（Ｄ）　−「−］− ＃１図 ＝ア。口 朱７０図 纂５図 ゛了′ （Ａ）−口−（Ａ）０ （Ｂ）　、　ＣＢ　） （Ｃ）　−［］−（］Ｄ　−−−−−ｍ−」−１−ヨ「
］−］Ｄｃ′ソノ−Ｃ’ジノ−−−一一−−−−−−−
−−−−−−」［−］］Ｌ−−−Ｄ）　（ｒ）ノ　−［
］− ＃８　図 ”　Ｉ　′ （Ａ）　−［］− （８）　−［］− （Ｃ） ＣＤ）−ロー ＃ｑ　図 （８） （Ｃ）　−［］− （Ｃ’）　−［−］−

Claims (1)

【特許請求の範囲】
1. 互いに直列接続された第１及び第２コンデンサと、前記
   第１及び第２コンデンサの充放電を制御する制御手段と
   、これらコンデンサの出方をサンプルホールドするホー
   ルド手段とを有し、前記制御手段は、アナログ信号を所
   定サンプリング周期をもってサンプリングして得られる
   所定ビット数ノティシタル信号の各ピント毎に、このビ
   ット内容に応じて前記第〕及び第２コンデンサへの充電
   若しくは両コンテンサの電荷配分を行ってしかる後に前
   記第１コンデンサを放電制御するよう構成されており、
   前記制御手段による上記制御動作をすべてのビットにつ
   き行った後に前記第２コンデンサの出力を前記ホールド
   手段によりホールドするようにしたディジタル・アナロ
   グ変換器であって、前記制御手段は、更に上記制御動作
   から前記サンプリング周期よりも短い所定時間遅れて、
   前記ディジタル信号の各ビット毎に、このビット内容に
   応じて前記第１及び第２コンデンサへの充放電若しくは
   両コンデンサの電荷配分を行ってしかる後に前記第２コ
   ンデンサを放電制御するよう構成されており、この制御
   動作をすべてのピントにつき行った後に前記第１コンデ
   ンサの出力を前記ホールド手段によりサンプルホールド
   するようにし、前記ホールド手段のホールド出力を順次
   導出してアナログ出力としてなるディジタル・アナログ
   変換器。