JPS6029058A - ディジタル・アナログ変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はディジタル・アナログ変換器（以下Ｄ／Ａコン
バータと称す）に関し、特に電荷再配分方式のＤ／Ａコ
ンバータに関する。

所定ビット数の２進法のディジタル信号をアナログ信号
とするための珪４．コンバータの１つとして、いわゆる
電荷再配分方式のコンバータがある。

第１図はこの電荷再配分方式のＤ／Ａコンバータの１例
の回路ブロック図であり、互いに直列接続された等容量
の第１及び第２コンデンサＣ１及びＣ２が設けられてお
り、これらコンデンサの充放電等の制御がスイッチ素子
１〜３のオンオフ動作により行われるようになっている
。

゛具体的には、コンデンサＣ１及びＣ２への充電制御の
ためのスイッチ１が設けられており、コンデンサＣ１の
電荷を放電するためにスイッチ２が設けられている。ま
た、両コンデンサの電荷配分をなすためにスイッチ３が
設けられており、これら各スイッチ１〜３が、ディジタ
ル入力信号内に応じて制御回路５から発生される制御信
号（Ｂ）〜（Ｄ）により夫々オンオフ制御されるのであ
る。１連の所定ビットのディジタル入力信号の最後にお
ける第２コンデンサＣ２の出力がサンプルホールド回路
４においてサンプルホールドされ、このホールド出力が
ディジタル入力信号に対応したアナログ信号となる０ 第２，３図は第１図の回路におけるディジタル信号（Ａ
）に対する制御信号（Ｔ３）〜（ＤＪのタイミングを示
す図であり、第２図はディジタル信号（Ａ）の所定ビッ
トがゝゝ１〃の場合、第３図は”０“の場合を夫々示す
。

第２図を参照するに、入力信号のビット符号が（Ａ）に
示す如＜１１〃の場合には、先ず制御信号（Ｂ）が所定
期間例えば高レベルとなりスイッチ１をオンとする。こ
の間両コンデンサＣ８及びＣ２は充電されるが、両コン
デンサの充電電荷が零であった場合には、この充電動作
に起因する電荷Ｑ。は、Ｑｏ＝　Ｃ，Ｃ２Ｖ／　（Ｃ，
＋　Ｃ２）　−（１）となる。ここに、■は充電電圧で
ある。

この充電動作の前に、コンデンサＣ２に既にＣ２の電荷
が存在していれば、新らしく充電される電荷Ｑ′は、 Ｑ’＝　（Ｃ，Ｃ２／（Ｃ，＋Ｃ２）　）　（Ｖ−Ｑ′
２／Ｃ２）　・・・（２）となる○従って、コンデンサ
Ｃ２の新電荷Ｑ２は、Ｃ２＝　Ｃ２’　＋Ｑ’ −（Ｃ２／（Ｃ７十０２））（Ｃ１■＋Ｑ２′）　・・
・（３）となる。しかる後に制御信号（Ｃ）が高レベル
となりスイッチ２がオンとなり、コンデンサＣ７は放電
されリセットされる。

次に第３図を参照するに、入力信号のビット符号が（Ａ
）の如くゝゝ０“の場合には、制御信号（Ｂｌは低レベ
ルを維持してスイッチ１はオフのままであり、コンデン
サへの充電は行われない。次に、制御信号回が所定期間
高レベルとなりスイッチ３がオンとなって、電荷の配分
が行われる。この時のコンデンサＣ２の電荷は、 Ｃ２＝　（Ｃ２／（Ｃ，十Ｃ２））　Ｑ；　・・・（４
）となる。しかる後に、制御信号（Ｃ）が高レベルとな
リスイノチ２がオンとなって、コンデンサＣ１の放電リ
セットが行われる。

いま、入力信号（Ａ−）かにビット（ｋは自然数）の場
合、各ピントの内容（１又はＯ）に対応して、各ビット
毎に第２図又は第３図に示した手順をもって制御回路５
から制御信号の）〜（Ｄ）が発生され、最終ビットにお
ける制御動作が終了した時点のコンデンサＣ２に蓄積さ
れた電荷Ｑ２がサンプルホールド回路４にてホールドさ
れる。このホールド出力がディジタル入力信号に対応し
たアナログ信号となるのである。

上記（３）　、　（４）式を用いて、最終的に得られる
にビットディジタル信号による充電電荷Ｑ２は次式とな
る。

Ｃ２−ΣＣ＋　Ｖ　”　Ｚｉ　（Ｃ２／（Ｃ＋　＋　Ｃ
２）　ｌｋ”　・・・（５）乙＝１ ここに　Ｚ、は乙番目ピントがＸゝ１“の時は１、Ｘｌ
Ｏ“の時はＯであるものと定める。ここで、Ｃ１ｖは定
数であるからこれをＱ。とじ、またＣ１−Ｃ２という理
想状態の下では、（５）式は となり、コンデンサＣ２の出力によりアナログ信号が得
られるのである。

上記においてはＣ，＝　０２とした理想的な場合である
が、実際にはＣ１と０２との間には誤差が存在すること
から、Ｃ，＝（ｔ＋β）Ｃｏ　、　Ｃ２−（１−β）Ｃ
ｏとおいて考察する。尚、０〈β〈１である。（５）式
において、上記Ｃ１及びＣ２を代入すると、 となる。理想型である（６）式と（７）式とを比較すれ
ば、絶対値において、（１−β２）の定数差は直線性に
は無関係であってこれを無視するとΣの項における−１ （１＋β）　の項が、Ｚ、にて規定されて存在したりし
なかったりし、また乙ビット目で規定される（ｋ−Ｊ乗
により大きさが異なったりして、理想型に対しズレを生
じ歪となりて雑音の発生を招来するのである。

ここで、標準化されたずれＥを考えれば、と表わされ、
を番目のビットが最終のにビット目まで動作した時のズ
レΔＥ、は、 ｋ−乙＋１ ΔＢ；、−（１／２）　・（Ａβ＋Ｂβ２＋・・・・・
）　・・・（９）となる。ここに、β〈１ならばβ２以
上の項は無視可能であるから、 ｋ−乙＋１ ΔＥｉ　＝　（１／２　）　串Ａβ　・・・（１０）と
なる。（］０）式により得られた値を表１に示す。

表１において、最大歪は乙がすべて町〃の表　１ 場合であり、これが最小単位を越えないという条件の下
にβについて考える。ｋ＝４．８及び１６の各ビット数
に対する最小単位は、（１／２　）’　、　（１／２　
）’及び（１／２）１６であるから、との各個を最大歪
０６８８β、０，９６５β及び１・βが夫々越えないも
のとして、βの許容度は、夫々０．０９０９　、０．０
０４及び０．００００１５と計算される。

コンデンサＣ１と０２との差は２βであるから、この差
は４ビツトでは１８係まで、８ビツトでは０．８係まで
夫々許容されろ。しかし、１６ビノトでは０．００３％
までしか許されず、従って、０１係の誤差でコンデンサ
が製造できたとしても１０ビット程度のＤ／Ａコンバー
タしか実現し得ないことになる。

第４図（Ａ）はコンデンサＣ３及びＣ２の容量値のずれ
に起因するアナログ出力の歪の１例を示す図であり、実
線で示す曲線２０が真のアナログ値であり、点線で示す
曲線２１が歪を伴ったＤ／Ａコンバータのアナログ出力
である。尚、Ｔｏはサンプリング周期を示している。こ
のように、各サンプリング値に対応したアナログ出刃レ
ベルは真のアナログレベルに対して一方向（図では正方
向）のみにずれ、そのずれ幅は各サンプリング値組に異
なり一定とはならないことが知られており、このずれが
出力歪となるわけである。

第４図（Ｂ）に各す／ブリング値に対するアナログ出力
レベルのずれすなわちエラー成分を示している。

このエラー成分を補正するために、各サンプリング値に
対応するディジタル信号毎に、コンデンサＣ７及びＣ２
の役目を互いに切換えて上述したと同等の動作を行わせ
、同一ディジタル信号毎に２回のアナログ変換動作をな
し、両アナログ出力を加算する方法が考えられる。この
場合、第２回目の動作においては、第５図（Ａ）　、　
（Ｂ）に示すように真のアナログ値に対し負方向のみに
ずれ、そのずれ幅は第４図に示した第１回目の動作にお
けるそれと同一となることから、両動作により得られた
アナログ出力を加算することにより、エラー成分が互い
に打消し合って正確なアナログ信号が得られるのである
。

しかし、この方法では同一ディジタル信号毎に２回の制
御動作を必要としその制御が煩雑であると共に変換時間
の増大を招来する。

本発明の目的は、変換時間を増大することなく２つのコ
ンデンサの容量差による出力歪を減少させた精度の良い
Ｄ／Ａコンバータを提供することを目的としている。

本発明によるディジタル・アナログ変換器は、互いに直
列接続された第１及び第２コンデンサと、前記第１及び
第２コンデンサの充放電を制御する制御手段とを有し、
この制御手段は、アナログ信号をサンプリングして得ら
れる所定ピット数のディジタル信号の各ビット毎に、こ
のビット内容に応じて前記第１及び第２コンデンサへの
充電若しくは両コンデンサの電荷配分を行ってしかる後
に一方のコンデンサの電荷を放電制御するよう構成され
たアナログ・ディジタル変換器であって、前記放電制御
されるコンデンサを前記サンプリングしして得られたデ
ィジタル信号毎に交互に切換え制御するよう構成されて
おり、前記各ディジタル信号毎の前記制御手段の制御動
作により得られたコンデンサの充電電荷に対応した出力
をアナ口・グ信号としてなることを特徴としている。

以下に本発明を図面を用いて説明する。

第６図は本発明の実施例の回路ブロック図であり、第１
図と同等部分は同一符号により示されている。本例では
、コンデンサＣ７の放電のためにスイッチ６及び７が、
またコンデンサＣ２の放電のためにスイッチ７及び８が
夫々用いられるようになっており、スイッチ６及び８に
より両コンデンサの電荷配分がなされるよう構成されて
いる。そして、サンプルホールド回路９によりコンデン
サの各出力がホールドされてＬＰＰ　（ローパスフィル
タ）１１を介してアナログ信号となっている。コンデン
サＣ１の出力のサンプリングは、スイッチ７及び８をオ
ンとすることにより行われ、またコンデンサＣ２のサン
プリングは、スイッチ６及び７をオンとすることにより
行われる。

これらスイッチ１，６〜８のオンオフ制御が、ディジタ
ル信号（Ａ）を入力とする制御回路１０から発生される
ディジタル信号に応じた制御信号（１３）　、　（Ｃ）
　。

（Ｃ′）及びの）により夫々行われる。

かかる構成において、ｋビットのディジタル入力信号（
Ａ）の各ビット毎に、このビット内容すなわち１１″及
び知”に夫々応じて第７図及び第８図に示す如きスイッ
チ制御信号が発生されて各スイッチが動作するが、これ
は第１図の従来例と同一動作である。詳述すれば、ビッ
ト１１”の場合、第７図に示す如く制御信号（Ｂ）が高
レベルとなりスイッチ１をオンとしてコンデンサＣ，、
Ｃ２への充電がなされる。次に制御信号（Ｃ）　、　（
Ｃ’）が高レベルとなりコンデンサＣ１の放電が行われ
る。ビットがゝゝ０〃の場合は第８図に示す如く、制御
信号（Ｂ）は高レベルとはならずよってコンデンサへの
充電はなされない。その代りに、制御信号（Ｃ）　、　
（Ｄ）が共に高レベルとなってスイッチ６及び８がオン
となり、電荷配分がなされる。次に制御信号（Ｃ）　、
　（Ｃ’）が高レベルとなってスイッチ６及び７がオン
となりコンデンサＣ１の放電がなされる。

すべてのビットにつき上記動作が終了した時点で（７）
式で示した電荷Ｑ２が第２コンデンサＣ２へ充電されて
いるから、スイッチ６及び７を同時にオンとしてホール
ド回路９においてサンプルホールドする。

次に続いて入力されるにビットのディジタル信号（Ａ）
に対しては、第９図及び第１０図に示すタイミングをも
って各スイッチが動作する。すなわち、当該ディジタル
信号の各ビノトカい１“の場合は第９図に示すように、
制御信号（Ｂ）が高レベルとなりコンデンサの充電がな
され、次に制御信号（Ｃ’）。

（ｑが高レベルとなってコンデンサＣ２の放電が行われ
る。各ビットが１０〃の場合は第１０図に示すように、
制御信号（Ｂ）は低レベルのままでありコンデンサへの
充電はなされない。その代りに制御信号（Ｃ）。

（Ｄ）共に高レベルとなって電荷配分がなされる。しか
る後にコンデンサＣ２の放電が行われる。

かかる動作が順次行われて、ｋビット目の動作終了時に
ホールド回路９によって第１コンデンサの充電電荷に対
応した信号がサンプルホールドされ、ＬＰＦ　１１を介
して出力される。

このように、アナログ信号をサンプリングして得られた
各ディジタル信号毎に交互に第１及び第２コンデンサの
機能を互いに逆に切換えて動作制御を行って、これらコ
ンデンサの各出力を順次ＬＰＦｎへ印加し、このＬＰＦ
ｎの出力をアナログ信号とすることにより本発明の上記
目的が達成される０ 第１１図はこうして得られたホールド回路９による出力
とエラーとの関係を示す図であり、（Ａ）の実線の曲線
２０が真のアナログ値であり、点線の曲線２１が第６図
の回路方式により得られたアナログ出力である。図（Ｂ
）にエラー成分波形が示されており、このエラー波形の
周波数成分は、サンプリング周波数ｆｏ　（１／Ｔｏ　
）の１／２を基本波として有することになる。従って、
ＬＰＦ　］　１カシア２以上の成分を阻止する理想フィ
ルタであれば当該エラー成分は略消滅することになるが
、実際にはＬＰＦの特性は理想特性とはならない。そこ
で、元のアナログ信号をサンプリングしてディジタル化
する際のサンプリング周波数を充分に大としておけば、
ＬＰＦＩＩにより、ｆ、／２を基本波とするエラー成分
は完全に除去可能となるのである。

尚、以下にエラー成分の大きさにつき考えるに、従来例
の動作と同じ様にコンデンサＣ１を充電しコンデンサＣ
２へ電荷配分を行ってコンデンサＣ２から出力を得る場
合には、この出力は（７）式で示されそのエラー成分は
（９）式となる。他方、コンデンサＣ１とＣ２との機能
を逆として動作させてコンデンサＣ１から出力を得る場
合には、この出力は、・・・（１０） となる。よって標準化されたずれＥは、Ｅ−ΣＺビΔＥ
。

・・・（１２） となり、β２以上の項を無視すれば、 ΔＥ、＝（、）ｋｔ＋’・（１／２）　・Ａ′・β　・
・・（１３）となる。（］０）式と（１３）式とにより
得られたん−１６の場合の各エラー成分の値をβにより
標準化して（１／Ｂ　として）表２に示す。

本発明に示した方式において、エラー成分をより小とす
るには、ディジタル入力信号の最上位ピットに追加知“
（Ｅｘｔｒａ　’Ｑ“）ピットを加えて上述した動作を
行えば、各ピットが１ビツトずつ下位桁ヘシフトされる
ことになるから、アナログ出力レベルは】／２になるが
、標準化されたエラー成に−ｉ＋２に−ｉ＋２ 分は、（−１）　・（１／２　）　・Ａ′となりこれを
算出すると、追加ｌｌＯ“ピットを加えない場合に比し
１／４に減少するので、８／Ｎとしては２倍となりＳハ
の向上が可能となる。

表　２ 斜上の如（、本発明によれば２つのコンデンサの容量差
に起因する出力歪を変換時間を増大させることなく軽減
することができるという利点がある０ 尚、制御回路はマイクロプロセッサ等のコンピュータを
用いそのプログラムにより容易に実現可能である。

【図面の簡単な説明】

第１図は従来のＤ／Ａコンバータの回路ブロック図、第
２図及び第３図は第１図のブロックの動作を説明するタ
イミングチャート、第４図及び第５図は第１図の回路動
作により得られる出力波形及びエラー波形の態様を示す
図、第６図は本発明の実施例の回路ブロック図、第７図
〜第１０図は第６図の回路ブロックの動作を説明するタ
イミングチャート、第１１図は第６図の回路により得ら
れる出力波形及びエラー波形を示す図である。 主要部分の符号の説明 Ｃ，、Ｃ２・・コンデンサ １．６〜８　・・・スイッチ ９　・・・ホールド回路 １０　・・・制御回路 １１　・・・ＬＰＦ 出願人　パイオニア株式会社 代理人　弁理士　藤村元　彦 （外１名） 纂４　図 乞７図　幕８凹 ′１′ （Ａ）　−−ユ「＝Ｌ−−−−−−−−−−　（Ａ）　
０″（８）　−［］−（Ｂ） （Ｄ）　−一一一一一−」−１−一一一一−ＣＤ） ＃ｑ　凹 了 （Ａ）−ロー （８）−ロー も７０図 （Ａ）　Ｏ″ （８） （Ｃ）　−「］− （Ｃつ一一一丁し くＤ）−一側」し

Claims (1)

【特許請求の範囲】
1. 互いに直列接続された第１及び第２コンデンサと、前記
   第１及び第２コンデンサの充放電を制御する制御手段と
   を有し、この制御手段は、アナログ信号をサンプリング
   して得られる所定ビット数のディジタル信号の各ビット
   毎に、このビット内容に応じて前記第１及び第２コンデ
   ンザへの充電若しくは両コンデンサの電荷配分を行って
   しかる後に一方のコンデンサの電荷を放電制御するよう
   構成されたアナログ・ディジタル変換器であって、前記
   放電制御されるコンデンサを前記サンプリングして得ら
   れたディジタル信号毎に交互に切換え制御するよう構成
   されており、前記各ディジタル信号毎の前記制御手段の
   制御動作により得られたコンデンサの充電電荷に対応し
   た出力をアナログ信号としてなるディジタル・アナログ
   変換器。