JPS6030113B2 - 絶縁ゲ−ト型集積回路 - Google Patents
絶縁ゲ−ト型集積回路Info
- Publication number
- JPS6030113B2 JPS6030113B2 JP50019204A JP1920475A JPS6030113B2 JP S6030113 B2 JPS6030113 B2 JP S6030113B2 JP 50019204 A JP50019204 A JP 50019204A JP 1920475 A JP1920475 A JP 1920475A JP S6030113 B2 JPS6030113 B2 JP S6030113B2
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- JP
- Japan
- Prior art keywords
- conductivity type
- opposite conductivity
- semiconductor substrate
- type regions
- integrated circuit
- Prior art date
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- Expired
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- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】
この発明は不揮発性メモリを実用化する絶縁ゲート型集
積回路に関する。
積回路に関する。
不揮発性メモリは再現性・生産性を考慮して浮遊ゲート
を電荷蓄積層として用いた絶縁ゲート型電界効果トラン
ジスタをデコードトランジスタと共にービットセルとし
て集積回路構造とした半導体装置で実現されている。
を電荷蓄積層として用いた絶縁ゲート型電界効果トラン
ジスタをデコードトランジスタと共にービットセルとし
て集積回路構造とした半導体装置で実現されている。
従来のこの種の集積回路は行方向に伸びるアルミニウム
の金属配線で行方向のアドレス選択を行い。列方向にデ
コードトランジスタの多結晶シリコンのゲート電極配線
を伸ばして列アドレス選択を行っている。この従釆の集
積回路は多結晶シリコンの電極配線の層抵抗が高く、電
極配線が半導体基体との間に形成するＲＣ伝送線路に約
１０ｎＳ／側の遅延が生じるため、大規模集積回路では
高速性が失なわれる。この発明の目的は、高速動作を可
能にする不揮発性メモリの集積回路を提供することにあ
る。
の金属配線で行方向のアドレス選択を行い。列方向にデ
コードトランジスタの多結晶シリコンのゲート電極配線
を伸ばして列アドレス選択を行っている。この従釆の集
積回路は多結晶シリコンの電極配線の層抵抗が高く、電
極配線が半導体基体との間に形成するＲＣ伝送線路に約
１０ｎＳ／側の遅延が生じるため、大規模集積回路では
高速性が失なわれる。この発明の目的は、高速動作を可
能にする不揮発性メモリの集積回路を提供することにあ
る。
この発明によれば、一導電型半導体基体表面の行方向に
出力電流路となる逆導電型領域の行アドレス駆動線と基
準電位線ＧＮＤとを交互に平行して設け、Ｎ型領域間の
一ビットセルの浮遊ゲート型メモリトランジスタの浮遊
ゲートに容量結合する情報制御用電極配線ＳＧとデコー
ドトランジスタのゲート電極に導電結合して列アドレス
を指定する金属配線とを列方向に平向に伸びる如く設け
た集積回路が得られる。この発明の集積回路は、高ィン
ピ−ダンスの列アドレスを指定するゲート電極配線がア
ルミニウムのような低抵抗率の金属配線であり、伝送線
路中に含まれる抵抗成分が多結晶シリコンの電極配線に
比してきわめて小さくなるため大規模集積回路における
信号の遅れがなく、きわめて高速で動作する。
出力電流路となる逆導電型領域の行アドレス駆動線と基
準電位線ＧＮＤとを交互に平行して設け、Ｎ型領域間の
一ビットセルの浮遊ゲート型メモリトランジスタの浮遊
ゲートに容量結合する情報制御用電極配線ＳＧとデコー
ドトランジスタのゲート電極に導電結合して列アドレス
を指定する金属配線とを列方向に平向に伸びる如く設け
た集積回路が得られる。この発明の集積回路は、高ィン
ピ−ダンスの列アドレスを指定するゲート電極配線がア
ルミニウムのような低抵抗率の金属配線であり、伝送線
路中に含まれる抵抗成分が多結晶シリコンの電極配線に
比してきわめて小さくなるため大規模集積回路における
信号の遅れがなく、きわめて高速で動作する。
又、隣接メモリセルビット間のＮ型領域が共有されるき
わめて高密度且つ不良率少なし、パターン構成を有し、
生産性も高いものである。次にこの発明の実施例につき
図を用いて説明する。第１図はこの発明の一実施例の回
路図を示す。
わめて高密度且つ不良率少なし、パターン構成を有し、
生産性も高いものである。次にこの発明の実施例につき
図を用いて説明する。第１図はこの発明の一実施例の回
路図を示す。
この実施例回路は、集積回路の外部導出端子として入出
力端子ｆｎ，／ｏｕｔｏ、ｉｎ，／ｏ山，、……ｉｎ７
／ｏｕｔ７と、チップ選択端子ＣＳと、クロック端子Ｐ
、電源の高電位端子Ｖｏｏおよび低電位の基準電位端子
ＣＮＤと、基体電極端子ＳＵＢと、情報記憶制御端子Ｓ
Ｇと、行アドレスを指定するＡアドレス端子へ，Ａ．・
・・…と、列アドレスを指定する列アドレス端子＆，Ｂ
…・・・を有する。アドレス端子への２進化信号はＸデ
コーダＡおよびＹデコーダＢを通してそれぞれ入出力端
子ｉｎｏ／ｏｕＬ、ｉｎ，／ｏｕｔ．・・・…に負加さ
れたメモリブロックＭＢｏ，Ｍ旧，，・・・・・・ＭＢ
７の中の行列アドレスを指定し、このアドレスのメモリ
トランジスタのドレインをトランジスタＱｃｓ，Ｑａ，
Ｑｄを通して入出力端子に結合する。各メモリトランジ
スタのソースはＧＮＤに結合し、浮遊ゲートに容量結合
するゲート電極は情報記憶制御端子からの電極配線であ
る。ービツトのメモリセルはメモリトランジスタＱｍと
デコードトランジスタＱｄとを含み、デコードトランジ
スタはデコーダＢからの信号で導適状態となる。メモリ
セルへの情報書込はｉ〜／ｏｕら、ｉｎ，／Ｏｕｔ・、
・…・・にそれぞれの情報に応じた電流源を結合し、ア
ドレス選択すると同時にＳＧを制御してメモリトランジ
スタのドレイン附近にアバランシェ降伏を起して行うこ
とができる。
力端子ｆｎ，／ｏｕｔｏ、ｉｎ，／ｏ山，、……ｉｎ７
／ｏｕｔ７と、チップ選択端子ＣＳと、クロック端子Ｐ
、電源の高電位端子Ｖｏｏおよび低電位の基準電位端子
ＣＮＤと、基体電極端子ＳＵＢと、情報記憶制御端子Ｓ
Ｇと、行アドレスを指定するＡアドレス端子へ，Ａ．・
・・…と、列アドレスを指定する列アドレス端子＆，Ｂ
…・・・を有する。アドレス端子への２進化信号はＸデ
コーダＡおよびＹデコーダＢを通してそれぞれ入出力端
子ｉｎｏ／ｏｕＬ、ｉｎ，／ｏｕｔ．・・・…に負加さ
れたメモリブロックＭＢｏ，Ｍ旧，，・・・・・・ＭＢ
７の中の行列アドレスを指定し、このアドレスのメモリ
トランジスタのドレインをトランジスタＱｃｓ，Ｑａ，
Ｑｄを通して入出力端子に結合する。各メモリトランジ
スタのソースはＧＮＤに結合し、浮遊ゲートに容量結合
するゲート電極は情報記憶制御端子からの電極配線であ
る。ービツトのメモリセルはメモリトランジスタＱｍと
デコードトランジスタＱｄとを含み、デコードトランジ
スタはデコーダＢからの信号で導適状態となる。メモリ
セルへの情報書込はｉ〜／ｏｕら、ｉｎ，／Ｏｕｔ・、
・…・・にそれぞれの情報に応じた電流源を結合し、ア
ドレス選択すると同時にＳＧを制御してメモリトランジ
スタのドレイン附近にアバランシェ降伏を起して行うこ
とができる。
又、情報の読出はアドレス選択により選ばれたメモリト
ランジスタのァバランシェ降伏の有無によるドレィンコ
ンダクタンスの相異をｉｎ／ｏｕｔ→ＧＮＤに流れる出
力電流で検出する。第２図および第３図はこの発明の一
実施例の部分的平面図およびａ−ａ′の断面図を示す。
ランジスタのァバランシェ降伏の有無によるドレィンコ
ンダクタンスの相異をｉｎ／ｏｕｔ→ＧＮＤに流れる出
力電流で検出する。第２図および第３図はこの発明の一
実施例の部分的平面図およびａ−ａ′の断面図を示す。
この実施例は、第１図の回路図の出力電流路となる複数
の行アドレスと列アドレスとのメモリセルの行列マトリ
クスを示す。このマトリクスは、Ｐ型シリコン基体ＳＵ
Ｂの一表面に行方向に平行して伸びる複数本の基準電位
のＮ型領域ＧＮＤで拡散形成して備え、且つ二本のＮ型
領域ＧＮＤの間に行アドレス用Ｎ型領域Ｘｎ、Ｘｎ＋，
を平行に設けてある。メモリセルは隣り合うＮ型領域Ｇ
ＮＤとＸｎ、×ｎ十，の間に設けた各メモリセルに個有
のＮ型領域ＦＪ，ＦＪ′との間にそれぞれメモリトラン
ジスタＱｍおよびデコードトランジスタＱｄを有する。
の行アドレスと列アドレスとのメモリセルの行列マトリ
クスを示す。このマトリクスは、Ｐ型シリコン基体ＳＵ
Ｂの一表面に行方向に平行して伸びる複数本の基準電位
のＮ型領域ＧＮＤで拡散形成して備え、且つ二本のＮ型
領域ＧＮＤの間に行アドレス用Ｎ型領域Ｘｎ、Ｘｎ＋，
を平行に設けてある。メモリセルは隣り合うＮ型領域Ｇ
ＮＤとＸｎ、×ｎ十，の間に設けた各メモリセルに個有
のＮ型領域ＦＪ，ＦＪ′との間にそれぞれメモリトラン
ジスタＱｍおよびデコードトランジスタＱｄを有する。
メモリトランジスタＱｍは、Ｎ型領域ＧＮＤとメモリセ
ル内のＮ型領域汗Ｊとの間の基体表面に被着する絶縁被
膜１，，１２に完全に埋め込まれた多結晶シリコンの浮
遊ゲートＦＧと、この浮遊ゲートＦＧに容量結合して上
部の絶縁被膜上を伸びる情報記憶制御用電極配線ＳＧを
有する。デコードトランジスタＱｄは行アドレスのＮ型
領域Ｘｎとメモリセル内のＮ型領域ＦＧとの間の基体の
一表面に被着する絶縁被膜中に設けた多結晶シリコンの
ゲート電極Ｇを備え、電極配線ＳＧの側面で列方向に絶
縁被膜上を伸びるＹアドレス配線Ｙｍをゲート電極Ｇに
導電結合せしめている。互いに列方向に隣り合うメモリ
セルは基準電位のＮ型領域ＧＮＤもしくは行アドレス用
Ｎ型領域を共用し、電極配線ＳＧの両側に設けたＹアド
レス配線Ｙｎ，ＹＳｍ＋，により列アドレスを異にする
。Ｙアドレス配線Ｙｍ，ｍ＋，および電極配線にはアル
ミニウムもしくはチタン一白金のような金属配線で形成
される。この実施例は行方向に隣接するメモリセルビッ
ト間のＮ型領域が共用され、各メモリセルの絶縁分離の
必要がないためきわめて集積密度が高く、不良発生率の
少ない集積回路構造を有する。
ル内のＮ型領域汗Ｊとの間の基体表面に被着する絶縁被
膜１，，１２に完全に埋め込まれた多結晶シリコンの浮
遊ゲートＦＧと、この浮遊ゲートＦＧに容量結合して上
部の絶縁被膜上を伸びる情報記憶制御用電極配線ＳＧを
有する。デコードトランジスタＱｄは行アドレスのＮ型
領域Ｘｎとメモリセル内のＮ型領域ＦＧとの間の基体の
一表面に被着する絶縁被膜中に設けた多結晶シリコンの
ゲート電極Ｇを備え、電極配線ＳＧの側面で列方向に絶
縁被膜上を伸びるＹアドレス配線Ｙｍをゲート電極Ｇに
導電結合せしめている。互いに列方向に隣り合うメモリ
セルは基準電位のＮ型領域ＧＮＤもしくは行アドレス用
Ｎ型領域を共用し、電極配線ＳＧの両側に設けたＹアド
レス配線Ｙｎ，ＹＳｍ＋，により列アドレスを異にする
。Ｙアドレス配線Ｙｍ，ｍ＋，および電極配線にはアル
ミニウムもしくはチタン一白金のような金属配線で形成
される。この実施例は行方向に隣接するメモリセルビッ
ト間のＮ型領域が共用され、各メモリセルの絶縁分離の
必要がないためきわめて集積密度が高く、不良発生率の
少ない集積回路構造を有する。
又、メモリセルのデコードトランジスタのゲート電極を
駆動する電極配線が金属配線であるため、この伝送線路
の遅延をｌｎｓ′側以下とすることができ、大規模集積
回路での高速動作を保障することができる。尚、実施例
においては行アドレス側にデコードトランジスタを配置
したメモリセル構造を示したが、このメモリセルはデコ
ードトランジスタを基準電位側に設け、メモリトランジ
スタを行アドレス側に配置しても同様な不揮発性メモリ
としての機能を発揮することができる。
駆動する電極配線が金属配線であるため、この伝送線路
の遅延をｌｎｓ′側以下とすることができ、大規模集積
回路での高速動作を保障することができる。尚、実施例
においては行アドレス側にデコードトランジスタを配置
したメモリセル構造を示したが、このメモリセルはデコ
ードトランジスタを基準電位側に設け、メモリトランジ
スタを行アドレス側に配置しても同様な不揮発性メモリ
としての機能を発揮することができる。
第１図はこの発明の一実施例の回路図、第２図はこの発
明の一実施例の平面図、第３図は第２図のａ−ａ′線の
断面図である。 図中ＧＮＤは基準電位のＮ型領域、Ｘｎ，Ｘｎ＋，は行
アドレス用Ｎ型領域、ＳＵＢはＰ型シリコン基体、１，
，１２は絶縁被膜、ＦＪはメモリトランジスタとデコー
ドトランジスタとを結合する各メモリセル個有のＮ型領
域、ＳＧは情報記憶制御用電極配線、Ｙｎ，Ｙｍ＋，，
Ｙｍ十２は列アドレスを指定する金属配線である。第ノ
図第２図 拳己図
明の一実施例の平面図、第３図は第２図のａ−ａ′線の
断面図である。 図中ＧＮＤは基準電位のＮ型領域、Ｘｎ，Ｘｎ＋，は行
アドレス用Ｎ型領域、ＳＵＢはＰ型シリコン基体、１，
，１２は絶縁被膜、ＦＪはメモリトランジスタとデコー
ドトランジスタとを結合する各メモリセル個有のＮ型領
域、ＳＧは情報記憶制御用電極配線、Ｙｎ，Ｙｍ＋，，
Ｙｍ十２は列アドレスを指定する金属配線である。第ノ
図第２図 拳己図
Claims (1)
- １ 一導電型の半導体基体と、該半導体基体の一表面に
設けられ平行して延在する複数の第一の逆導電型領域と
、該第一の逆導電型領域の中間の前記半導体基体の一表
面に平行して延在する第二の逆導電型領域と、前記第一
および第二の逆導電型領域の間の前記半導体基体の一表
面に設けられた第三の逆導電型領域と、前記第一または
第二の逆導電型領域の一方と前記第三の逆導電型領域と
の間の前記半導体基体の一表面に被着する絶縁被膜中に
設けられた浮遊ゲート電極と、前記第一または第二の逆
導電型領域の他方と前記第三の逆導電型領域との間の前
記半導体基体の一表面に被着する絶縁被膜中に設けられ
たゲート電極と、前記浮遊ゲート電極に容量結合して絶
縁被膜上を前記第一および第二の逆導電型領域が延在す
る方向と直交する方向に延在する情報記憶御用の電極配
線と、該電極配線の両側の絶縁被膜上を前記電極配線に
平行して延在しそれぞれ隣り合う前記ゲート電極に導電
結合する複数の金属配線とを含むことを特徴とする絶縁
ゲート型集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50019204A JPS6030113B2 (ja) | 1975-02-14 | 1975-02-14 | 絶縁ゲ−ト型集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50019204A JPS6030113B2 (ja) | 1975-02-14 | 1975-02-14 | 絶縁ゲ−ト型集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5193687A JPS5193687A (ja) | 1976-08-17 |
| JPS6030113B2 true JPS6030113B2 (ja) | 1985-07-15 |
Family
ID=11992817
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50019204A Expired JPS6030113B2 (ja) | 1975-02-14 | 1975-02-14 | 絶縁ゲ−ト型集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6030113B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4917690A (ja) * | 1972-06-05 | 1974-02-16 |
-
1975
- 1975-02-14 JP JP50019204A patent/JPS6030113B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5193687A (ja) | 1976-08-17 |
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