JPS6030177A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6030177A JPS6030177A JP58137996A JP13799683A JPS6030177A JP S6030177 A JPS6030177 A JP S6030177A JP 58137996 A JP58137996 A JP 58137996A JP 13799683 A JP13799683 A JP 13799683A JP S6030177 A JPS6030177 A JP S6030177A
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- semiconductor
- semiconductor layer
- gate
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
Landscapes
- Solid State Image Pick-Up Elements (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は電子親和力の異なるあるいは電子鏡４１１力と
エネルギーギャップの和の異、なる半導体の一＼テロ接
合界面における、２次元伝導を用いｌ′こ半導体装置に
関する０ 第１図に断面構造を示す電界効果トランジスタは、高純
度の第１の半導体層１２９例えば０ａＡｓ層とｎ型にド
ープさｎた第１の半導体より電子親和力の小さい第２の
半導体層１３１例えばＯａＡ／Ａｓ層とのへテロ接合界
面の第１の半導体側に蓄積される２次元的′成子チャネ
ル１４を、グー１１極１５の電圧で制御して動作するも
のであり、竹に低錨での電子の同移動度性に着ｔＪされ
ているものである。
エネルギーギャップの和の異、なる半導体の一＼テロ接
合界面における、２次元伝導を用いｌ′こ半導体装置に
関する０ 第１図に断面構造を示す電界効果トランジスタは、高純
度の第１の半導体層１２９例えば０ａＡｓ層とｎ型にド
ープさｎた第１の半導体より電子親和力の小さい第２の
半導体層１３１例えばＯａＡ／Ａｓ層とのへテロ接合界
面の第１の半導体側に蓄積される２次元的′成子チャネ
ル１４を、グー１１極１５の電圧で制御して動作するも
のであり、竹に低錨での電子の同移動度性に着ｔＪされ
ているものである。
ここで、１１は高抵抗基板、１６はソース電極、１７は
ドレイン電絶である。
ドレイン電絶である。
さて、このトランジスタにおいて 例えばノーマリオン
型の場合、ゲート下における深さ方向の熱平向状態での
エネルギーバンド状態図は第２図のようである。ここで
、ｇｃ、 ＥＶ、 ＥＦは、それぞれ伝導帯下端のエネ
ルギーレベル、価電子帯上端のエネルギーレベル、フェ
ルミレベルであす、６０社電子親和力の差、＋Ｓはゲー
トショットキノぐリアのバリア高さ、ｑは電子の電荷量
でありｅはＧａＡ／Ａｓ層中のイオン化したドナーを模
式的に表したものである。
型の場合、ゲート下における深さ方向の熱平向状態での
エネルギーバンド状態図は第２図のようである。ここで
、ｇｃ、 ＥＶ、 ＥＦは、それぞれ伝導帯下端のエネ
ルギーレベル、価電子帯上端のエネルギーレベル、フェ
ルミレベルであす、６０社電子親和力の差、＋Ｓはゲー
トショットキノぐリアのバリア高さ、ｑは電子の電荷量
でありｅはＧａＡ／Ａｓ層中のイオン化したドナーを模
式的に表したものである。
さて、このトランジスタのしきい値電圧■Ｔは、ＧａＡ
−ｅＡｓＡｌＢ１２全に空乏化しているものとすると近
似的に、次の（１）式で表わされる。
−ｅＡｓＡｌＢ１２全に空乏化しているものとすると近
似的に、次の（１）式で表わされる。
ＶＴ〜中お一△Ｅｃ／ｑ −ｑ Ｎ’Ｄ ｄ ／ （２
ε）（１）ここで、ε、ＮＤ、ｄは第２の半導体層すな
わちＧａＡＪＡｓ層１３のそ層上３誘電率、ドナー密度
、厚さである。したがって、例えば相互コンダクタンス
を大きくするために第２の半導体層１３の厚さｄを薄く
すると、しきい値電圧を一定に保つためには、ドナー密
度ＮＤを、それに応じて大きくする必要がある０また、
ショットキゲートは高ドナー不純物密度の第２の半導体
（Ｑ３ＡｚＡｓ ）層上に形成されている上に、第２の
半導体層のポテンシャルは厚みの２次関数となるためシ
ョットキ電極近傍の霜：界は大きく、したがって、さら
にドナー密度を大きくした場合には、ゲート耐圧は極端
に小さくなる。すなわち、仁のようなトランジスタにお
いては、設計の自由度の４・さいこと、およびゲート耐
圧の小さい等ゲートの信頼度が問題である。
ε）（１）ここで、ε、ＮＤ、ｄは第２の半導体層すな
わちＧａＡＪＡｓ層１３のそ層上３誘電率、ドナー密度
、厚さである。したがって、例えば相互コンダクタンス
を大きくするために第２の半導体層１３の厚さｄを薄く
すると、しきい値電圧を一定に保つためには、ドナー密
度ＮＤを、それに応じて大きくする必要がある０また、
ショットキゲートは高ドナー不純物密度の第２の半導体
（Ｑ３ＡｚＡｓ ）層上に形成されている上に、第２の
半導体層のポテンシャルは厚みの２次関数となるためシ
ョットキ電極近傍の霜：界は大きく、したがって、さら
にドナー密度を大きくした場合には、ゲート耐圧は極端
に小さくなる。すなわち、仁のようなトランジスタにお
いては、設計の自由度の４・さいこと、およびゲート耐
圧の小さい等ゲートの信頼度が問題である。
本発明はへテロ棗合界■での２次元伝導を用いた半導体
装置の従来技術における以上の欠点を解消せしめた設計
の自由度の大きく、かつゲート耐圧の大きい半導体装置
を提供するものである。
装置の従来技術における以上の欠点を解消せしめた設計
の自由度の大きく、かつゲート耐圧の大きい半導体装置
を提供するものである。
以下、図面を用いて本発明の半導体装置について説明す
る。第３図は本発明の半導体装置の一例を示す電界効果
トランジスタの構造断面図であり、２１は高抵抗基板、
２２は高純度あるいはＰ型の第１の半導体層、例えばＰ
−ＧａＡｓ層、２３．２４はｇｌの半導体より電子親和
力の小さい渠２の半導体の低不純物密度層、例えばｎ”
−ＧａＡ＃ｋｓ層、２Ｇはゲート電極、２７はソースπ
Ｌ極、２Ｅｌ、ドレイン電極である。ここで、本発明に
おける犬さな特へとして第２の半導体層中にドナー不純
物が高密度にドープされた薄層２５が設けられている。
る。第３図は本発明の半導体装置の一例を示す電界効果
トランジスタの構造断面図であり、２１は高抵抗基板、
２２は高純度あるいはＰ型の第１の半導体層、例えばＰ
−ＧａＡｓ層、２３．２４はｇｌの半導体より電子親和
力の小さい渠２の半導体の低不純物密度層、例えばｎ”
−ＧａＡ＃ｋｓ層、２Ｇはゲート電極、２７はソースπ
Ｌ極、２Ｅｌ、ドレイン電極である。ここで、本発明に
おける犬さな特へとして第２の半導体層中にドナー不純
物が高密度にドープされた薄層２５が設けられている。
このトランジスタのゲート下：（おける熱平衡状態にお
けるエネルギーバンドダイヤグラムは第４図のようであ
る。これはノーマリオン型Ｃゲート電圧零で２次元電子
層２９が存在している。）の場合であり、７エルミレベ
ルより伝導帯側を示している。ここで、第２の半導体層
のゲート側表面よりｄ、の深さのところＫ（層２４の厚
さがｄｌである）９面電荷密度ＱＤの薄層のドナーの高
ドープｌ１ｉｉ２５が設けられて−る場合、ガラへの定
理より低不純物密度の第一′半導体層２３および２４中
の゛電界は、はぼ−電々なる。ゲート側の層２４中の電
界弛度をＥｌ、２次元電子層側の一２３中の電界強腐を
Ｅ什すると、近似的に、ＱＤ−εＥ、＋εＥ、（２） となる。ここで、εは？Ｒ２の半導体の誘電率である。
けるエネルギーバンドダイヤグラムは第４図のようであ
る。これはノーマリオン型Ｃゲート電圧零で２次元電子
層２９が存在している。）の場合であり、７エルミレベ
ルより伝導帯側を示している。ここで、第２の半導体層
のゲート側表面よりｄ、の深さのところＫ（層２４の厚
さがｄｌである）９面電荷密度ＱＤの薄層のドナーの高
ドープｌ１ｉｉ２５が設けられて−る場合、ガラへの定
理より低不純物密度の第一′半導体層２３および２４中
の゛電界は、はぼ−電々なる。ゲート側の層２４中の電
界弛度をＥｌ、２次元電子層側の一２３中の電界強腐を
Ｅ什すると、近似的に、ＱＤ−εＥ、＋εＥ、（２） となる。ここで、εは？Ｒ２の半導体の誘電率である。
２次元電子層として第２項とバランスする一εＥ。
なる面電荷密度の電子がＳ積される。ことで１ｍ！２５
を含む第２の半導体層は、すべて空乏化し、この空乏化
した第２の半導体ＩＩ ２３．２４．２５を介した容量
結合によね、ゲート電圧の変化により該２次元電子層の
電荷量を制御することによってトランジスタ動作が行わ
幻ろ。
を含む第２の半導体層は、すべて空乏化し、この空乏化
した第２の半導体ＩＩ ２３．２４．２５を介した容量
結合によね、ゲート電圧の変化により該２次元電子層の
電荷量を制御することによってトランジスタ動作が行わ
幻ろ。
第５図はゲートにしきい値電圧ＶＴを印加してトランジ
スタが漉断状態になった場合のエネルギ＋ ｔ＜ ンＦ
状態図を示す。Ｅｐは擬フェルミレベＩしである。この
とき高ドープ層２５．Ｉリヘテロ芹而側の′心外は、は
ば零となり、２次元電子層は消滅する。したがって、し
きい値電圧は近似的に次の（３）式で表わされる。
スタが漉断状態になった場合のエネルギ＋ ｔ＜ ンＦ
状態図を示す。Ｅｐは擬フェルミレベＩしである。この
とき高ドープ層２５．Ｉリヘテロ芹而側の′心外は、は
ば零となり、２次元電子層は消滅する。したがって、し
きい値電圧は近似的に次の（３）式で表わされる。
ＶＴ−千Ｂ−へＢ （、／ｑ Ｑ ｐ ｄ １／ ’
（３）したがって、高密度ドープ薄層２５０面ドーピン
グ量（１価不純物の場合ＱＤ／ｑ）、むよびその位置ｄ
ｌニよってＶＴを制御できる。特にドーピング量および
第２の半導体層の全体の厚さｄを変化させなくても、高
密度ドープ１αの位置ｄ、ＦＣ変化すること延よって、
■〕゛を制御できる。このことは従来技術では不可能で
あった。ドーピング量一定のままｇｍを変化させること
なしにＶＴを変化することが可能であることを意味する
。また、逆にＶＴを変化させず、ドーピング量も一定で
ｇｍを増Ｊｏｎさせることも可能である。以−ヒのよう
に本発明によれば、従来の装置に比較して設計の自由度
は、はるかに大きい。さらに、第２の半導体層は大部分
が低不純物密度であり、かつ、この層内で電界強度は一
定であり、ゲート近傍で第１図に示したような従来のも
のより電、界弾度を小さくできるので、ゲート耐圧を大
外く向上させることができる。
（３）したがって、高密度ドープ薄層２５０面ドーピン
グ量（１価不純物の場合ＱＤ／ｑ）、むよびその位置ｄ
ｌニよってＶＴを制御できる。特にドーピング量および
第２の半導体層の全体の厚さｄを変化させなくても、高
密度ドープ１αの位置ｄ、ＦＣ変化すること延よって、
■〕゛を制御できる。このことは従来技術では不可能で
あった。ドーピング量一定のままｇｍを変化させること
なしにＶＴを変化することが可能であることを意味する
。また、逆にＶＴを変化させず、ドーピング量も一定で
ｇｍを増Ｊｏｎさせることも可能である。以−ヒのよう
に本発明によれば、従来の装置に比較して設計の自由度
は、はるかに大きい。さらに、第２の半導体層は大部分
が低不純物密度であり、かつ、この層内で電界強度は一
定であり、ゲート近傍で第１図に示したような従来のも
のより電、界弾度を小さくできるので、ゲート耐圧を大
外く向上させることができる。
また、第２の半導体層中の高密度ドープ層が薄くかつ、
チャネル層（２次元電子層）から離れているので、不純
物による散乱を：或らし移動度を向上させるメリットも
あり、本発明の意義は大きい。
チャネル層（２次元電子層）から離れているので、不純
物による散乱を：或らし移動度を向上させるメリットも
あり、本発明の意義は大きい。
次に具体的数値をもって、上記本発明の半導体装置の一
例と従来例との得失の比咬を説明する。
例と従来例との得失の比咬を説明する。
本発明による雷、弁効果トランジスタとして高抵抗基板
２１に半絶縁性ＧａＡｓ基板を用い、分子線エピタキシ
ャル法にて第１の半導体層２２としてキャリア密度ｌＸ
１０ｃｍ程度のＰ７−ＧａＡｓ ｆ ０．６μｍ、続い
て第２の半導体層としてＧａｃ＋、７ Ａｌ！ ６．、
Ａｓ層を成長す以下のアンドープ低不純物密度層（２３
）を１００Ａ、ド厚さに順次成長する。すなわち、ｄｌ
−４００穴である。
２１に半絶縁性ＧａＡｓ基板を用い、分子線エピタキシ
ャル法にて第１の半導体層２２としてキャリア密度ｌＸ
１０ｃｍ程度のＰ７−ＧａＡｓ ｆ ０．６μｍ、続い
て第２の半導体層としてＧａｃ＋、７ Ａｌ！ ６．、
Ａｓ層を成長す以下のアンドープ低不純物密度層（２３
）を１００Ａ、ド厚さに順次成長する。すなわち、ｄｌ
−４００穴である。
ゲート電極はＭでソースおよびドレイン電極は、ＡｕＧ
ｅＮｉを被着、熱処理して形成する。ここでゲートショ
ットキ電極のバリア高さ÷ＢはＩＶ、 Ｏａｏ、７ＮＡ
、ｓ−ΔＳとＧａＡｓとの電子親和力差は約０．３Ｖ、
ＱＤは、３．２Ｘ１０ Ｃ／ｃｒ／ｌであるから（３）
式よりＶＴは一部、５３Ｖである。またゲートに−０，
５３Ｖ印加したビンケオフ状態での低不純物密度ＧａＡ
ＪＡｓ層（２４）中での電界強度は約３． Ｉ Ｘ １
０■億である。これは同一のＶＴおよびＧａＡＪＡｓ層
の厚さを有する第１図のような一様ドーピングの従来の
トランジスタにおける電界強度４．７ Ｘ １０ ＶＡ
ＴＬよりはるかに小さい値である。また、上記本発明に
よるトランジスタにおいてＧａＡ／Ａｓ層の全体厚さを
一定にして高密度ドープ層の位置をゲート側に移動し、
ｄｌを２３ＯＡにすれば、ＶＴはほぼＯ■となり、ｄｌ
の変化によりＶＴ制御が行える。
ｅＮｉを被着、熱処理して形成する。ここでゲートショ
ットキ電極のバリア高さ÷ＢはＩＶ、 Ｏａｏ、７ＮＡ
、ｓ−ΔＳとＧａＡｓとの電子親和力差は約０．３Ｖ、
ＱＤは、３．２Ｘ１０ Ｃ／ｃｒ／ｌであるから（３）
式よりＶＴは一部、５３Ｖである。またゲートに−０，
５３Ｖ印加したビンケオフ状態での低不純物密度ＧａＡ
ＪＡｓ層（２４）中での電界強度は約３． Ｉ Ｘ １
０■億である。これは同一のＶＴおよびＧａＡＪＡｓ層
の厚さを有する第１図のような一様ドーピングの従来の
トランジスタにおける電界強度４．７ Ｘ １０ ＶＡ
ＴＬよりはるかに小さい値である。また、上記本発明に
よるトランジスタにおいてＧａＡ／Ａｓ層の全体厚さを
一定にして高密度ドープ層の位置をゲート側に移動し、
ｄｌを２３ＯＡにすれば、ＶＴはほぼＯ■となり、ｄｌ
の変化によりＶＴ制御が行える。
第６図は本発明による半導体装置の他の例を示す電界効
果トランジスタの構造断面図である。
果トランジスタの構造断面図である。
第３図に示した第１の例と同じものは、同一番号を記す
。本例ではソースおよびドレイン領域ノ高純度あるいは
Ｐの第１の半導体層にコンタクト抵抗を減ｉるためにｎ
領域３１．３２が設けられているとともにドナー不純物
が、高密度にドープされた第２の半導体薄層２５より表
面側の低不純物密度層３３が第２の半導体層でなく、他
の第３の半導体層で構成されている。例えば、第２の半
導体層が、Ｇａｏ、７ Ａ−１！０．ＩＩ Ａｓのとき
層３３は、層２５との界面から表面に向って）−１Ａｓ
のモル比Ｘが０．３から０まで変化しているＧａ１−Ｘ
’／ｘＡＢ層を用いることができる。本例では、表面で
はＧａＡｓであるので表面処理および電極材において蓄
積の豊富なプロセスを採用することができる。また、本
例ではトランジスタ動作はゲートショットキのバリア高
さが若干小さいことを除けば、第１の実施例と同様であ
る。
。本例ではソースおよびドレイン領域ノ高純度あるいは
Ｐの第１の半導体層にコンタクト抵抗を減ｉるためにｎ
領域３１．３２が設けられているとともにドナー不純物
が、高密度にドープされた第２の半導体薄層２５より表
面側の低不純物密度層３３が第２の半導体層でなく、他
の第３の半導体層で構成されている。例えば、第２の半
導体層が、Ｇａｏ、７ Ａ−１！０．ＩＩ Ａｓのとき
層３３は、層２５との界面から表面に向って）−１Ａｓ
のモル比Ｘが０．３から０まで変化しているＧａ１−Ｘ
’／ｘＡＢ層を用いることができる。本例では、表面で
はＧａＡｓであるので表面処理および電極材において蓄
積の豊富なプロセスを採用することができる。また、本
例ではトランジスタ動作はゲートショットキのバリア高
さが若干小さいことを除けば、第１の実施例と同様であ
る。
なお、Ｘが変化しているＧａ、−ｘＩＶ！ｘＡｓ層の表
面側に、さらにＧａＡｓ層を設けても良い。
面側に、さらにＧａＡｓ層を設けても良い。
以上の説明ではキャリアが電子の場合について説明した
。キャリアが正孔の場合についても本発明は同様に適用
できる。この場合は正孔は価電子帯側に蓄積されるため
、第３図における第２の半導体としては、電子親和力と
エネルギーギャップの和が第１の半導体より大きいもの
を用い、第２の半導体層中にアクセプタを高密度にドー
ピングした薄層を設ける。ここで熱平衡状態におけるエ
ネルギ−／＜ンド状態図は第７図のようである。
。キャリアが正孔の場合についても本発明は同様に適用
できる。この場合は正孔は価電子帯側に蓄積されるため
、第３図における第２の半導体としては、電子親和力と
エネルギーギャップの和が第１の半導体より大きいもの
を用い、第２の半導体層中にアクセプタを高密度にドー
ピングした薄層を設ける。ここで熱平衡状態におけるエ
ネルギ−／＜ンド状態図は第７図のようである。
ここでｅはイオン化したアクセプターを模式的に表わし
たもので、７１は２次元正孔層である。
たもので、７１は２次元正孔層である。
本例では、基板に半絶縁性ＧａＡｓ第１の半導体層に高
純度Ｇｅ 、第２の半導体に電子親和力とエネルギーギ
ャップの和がｏｅより約０．７ｅＶ大きいＧａＡｓを用
いることができる。
純度Ｇｅ 、第２の半導体に電子親和力とエネルギーギ
ャップの和がｏｅより約０．７ｅＶ大きいＧａＡｓを用
いることができる。
以上述べた本発明による電界効果トランジスタにおいて
は、チャネルのキャリア数はショットキ型のゲート電極
で制御されている。しかしながらこのキャリア数は該チ
ャネルと反対導電型にドープされた接合型のゲート電極
で制御することも可能である。この場合の第４図に対応
する熱平衡状態でのエネルギーバンド状態図は第８図の
ようである。この場合は第４図におけるショットキゲ−
ト２６ノ代りに２層８１（例えばＰ −ＧａＡＪＡｓ）
とその上の金属層８２で成るメーｎ−め接合型のゲート
電極を用いる。ここでゲート外の構造は第３図と同様で
ある。本例の長所は第４図におけるショットキゲートよ
りもゲートの障壁高さが大きくなると十 とである。ここで２層８１として、例えばキャリアＡｓ
層、電極８２としてＡｕ−Ｚｎ層が用いられる。
は、チャネルのキャリア数はショットキ型のゲート電極
で制御されている。しかしながらこのキャリア数は該チ
ャネルと反対導電型にドープされた接合型のゲート電極
で制御することも可能である。この場合の第４図に対応
する熱平衡状態でのエネルギーバンド状態図は第８図の
ようである。この場合は第４図におけるショットキゲ−
ト２６ノ代りに２層８１（例えばＰ −ＧａＡＪＡｓ）
とその上の金属層８２で成るメーｎ−め接合型のゲート
電極を用いる。ここでゲート外の構造は第３図と同様で
ある。本例の長所は第４図におけるショットキゲートよ
りもゲートの障壁高さが大きくなると十 とである。ここで２層８１として、例えばキャリアＡｓ
層、電極８２としてＡｕ−Ｚｎ層が用いられる。
さらに、第６図の場合と同様に低不純物密度層２４をＧ
ａＡＪＡｓのＡＪＡｓのモル比を表面に向かって潮干 減してＧａＡｓ層にし、８１としてＰ ＧａＡｓ層を用
いることも可能である。
ａＡＪＡｓのＡＪＡｓのモル比を表面に向かって潮干 減してＧａＡｓ層にし、８１としてＰ ＧａＡｓ層を用
いることも可能である。
さらに、本発明による半導体装置の他の実施例として電
荷結合素子を形成した例が第９図である。
荷結合素子を形成した例が第９図である。
ここで９１は入力電極、９２は出力電極、９３はショッ
トキ型の転送ゲート、９４は♂領域であり、他は第３図
の場合と同様である。転送ゲートにより層２３との界面
の層２２内に蓄積された電子を順次移動させれば、ＣＣ
Ｄ動作が行われる。本実施例では従来例に比し、ゲート
リーク電流が少ないことがら転送効率の点で有利である
。
トキ型の転送ゲート、９４は♂領域であり、他は第３図
の場合と同様である。転送ゲートにより層２３との界面
の層２２内に蓄積された電子を順次移動させれば、ＣＣ
Ｄ動作が行われる。本実施例では従来例に比し、ゲート
リーク電流が少ないことがら転送効率の点で有利である
。
第１図および第２図はへテロ接合界面における２２次元
伝導を用いた従来の電界効果トランジスタの構造および
エネルギーバンド状態図である。 第３図外いし第９図は本発明による半導体装置の構造お
よびエネルギーバンド状態図である。 図において、１１および２１：高抵抗基板、１２および
２２：第１の半導体層、１３：ｎ型ドープされた第２の
半導体層、１４および２９：２次元電子層１５および２
６：ゲート電極、１６および２７：ソース電極、１７お
よび２８ニドレイン電極、２３および２４：低不純物密
度の第２の半導体層、２５：高密度ドープされた第２の
半導体薄層、３１および３２：ｎ１領域、３３−低不純
物密度の第３の半導体層、７１：２次元正孔層、２層８
２：金属層、９１：人力中 電極、９２：出力電極、９３：転送ゲート、９４ ：
ｎ領域、Ｅｃ：伝導帯下端のエネルギーレベル、Ｅｖ：
価電子帯上端のエネルギーレベル、Ｅｐ：フェルミレベ
ル、Ｂｙ：擬７エルミレベル、ΔＦ２ｃ ： 電子親和
力差、５１？Ｂ：ショットキバリア高さ、■：イオン化
したドナー、θ：イオン化したアクセプターである。 第１口 ５ 第２図 第３図 ′″７ｒ４図 第６図 １ オフ図 ７目
伝導を用いた従来の電界効果トランジスタの構造および
エネルギーバンド状態図である。 第３図外いし第９図は本発明による半導体装置の構造お
よびエネルギーバンド状態図である。 図において、１１および２１：高抵抗基板、１２および
２２：第１の半導体層、１３：ｎ型ドープされた第２の
半導体層、１４および２９：２次元電子層１５および２
６：ゲート電極、１６および２７：ソース電極、１７お
よび２８ニドレイン電極、２３および２４：低不純物密
度の第２の半導体層、２５：高密度ドープされた第２の
半導体薄層、３１および３２：ｎ１領域、３３−低不純
物密度の第３の半導体層、７１：２次元正孔層、２層８
２：金属層、９１：人力中 電極、９２：出力電極、９３：転送ゲート、９４ ：
ｎ領域、Ｅｃ：伝導帯下端のエネルギーレベル、Ｅｖ：
価電子帯上端のエネルギーレベル、Ｅｐ：フェルミレベ
ル、Ｂｙ：擬７エルミレベル、ΔＦ２ｃ ： 電子親和
力差、５１？Ｂ：ショットキバリア高さ、■：イオン化
したドナー、θ：イオン化したアクセプターである。 第１口 ５ 第２図 第３図 ′″７ｒ４図 第６図 １ オフ図 ７目
Claims (1)
- 【特許請求の範囲】 １、高純度あるいはＰｇの第１の半導体層上にこれより
電子親和力の小さい第２の半導体層が設けられ、これら
第１と第２の半導体層の界面の第１の半導体層側に電子
チャネルが形成される半導体装置であって、該第２の半
導体層中にドナー不純物が高密度にドープされた薄層が
設けられていることを特徴とする半導体装置。 ２・高純度あるいはｎ型の第１の半導体層上に、これよ
り電子親和力とエネルギーギャップの和の大きい第２の
半導体層が設けられ、これら第１と第２の半導体層の界
面の第１の半導体層側に正孔５ネルが形成される半導体
装置であって、該第２の半導体層中にアクセプタ不純物
が高密度にドープされた薄層が設けられていること全特
徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58137996A JPS6030177A (ja) | 1983-07-28 | 1983-07-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58137996A JPS6030177A (ja) | 1983-07-28 | 1983-07-28 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6030177A true JPS6030177A (ja) | 1985-02-15 |
| JPH0433132B2 JPH0433132B2 (ja) | 1992-06-02 |
Family
ID=15211622
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58137996A Granted JPS6030177A (ja) | 1983-07-28 | 1983-07-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6030177A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5773979A (en) * | 1980-10-27 | 1982-05-08 | Nec Corp | Field effect transistor |
| JPS57208174A (en) * | 1981-06-17 | 1982-12-21 | Hitachi Ltd | Semiconductor device |
| JPS593977A (ja) * | 1982-06-29 | 1984-01-10 | Fujitsu Ltd | 半導体装置 |
-
1983
- 1983-07-28 JP JP58137996A patent/JPS6030177A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5773979A (en) * | 1980-10-27 | 1982-05-08 | Nec Corp | Field effect transistor |
| JPS57208174A (en) * | 1981-06-17 | 1982-12-21 | Hitachi Ltd | Semiconductor device |
| JPS593977A (ja) * | 1982-06-29 | 1984-01-10 | Fujitsu Ltd | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0433132B2 (ja) | 1992-06-02 |
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