JPS63229761A - 電界効果半導体装置 - Google Patents
電界効果半導体装置Info
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- JPS63229761A JPS63229761A JP62062636A JP6263687A JPS63229761A JP S63229761 A JPS63229761 A JP S63229761A JP 62062636 A JP62062636 A JP 62062636A JP 6263687 A JP6263687 A JP 6263687A JP S63229761 A JPS63229761 A JP S63229761A
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- JP
- Japan
- Prior art keywords
- layer
- supply layer
- carrier supply
- barrier layer
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- Prior art date
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
- H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having two-dimensional [2D] charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
- H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
- H10D30/473—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having confinement of carriers by multiple heterojunctions, e.g. quantum well HEMT
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明は、電界効果半導体装置に於いて、キャリヤ供給
層、能動層、バリヤ層を基板側から順に形成し、バリヤ
層上にゲート電極を、また、ゲート電極を挟むソース並
びにドレイン各電極をそれぞれ形成した構成となし、し
かも、前記キャリヤ供給層は深い不純物準位が生じない
組成と不純物濃度とをもつようにしたことに依り、高い
相互コンダクタンスを維持できるようにした。
層、能動層、バリヤ層を基板側から順に形成し、バリヤ
層上にゲート電極を、また、ゲート電極を挟むソース並
びにドレイン各電極をそれぞれ形成した構成となし、し
かも、前記キャリヤ供給層は深い不純物準位が生じない
組成と不純物濃度とをもつようにしたことに依り、高い
相互コンダクタンスを維持できるようにした。
本発明は、選択ドーピング構造のへテロ接合を利用する
電界効果半導体装置の改良に関する。
電界効果半導体装置の改良に関する。
この種の電界効果半導体装置は、次世代を担う高速デバ
イスとして有望視され、多くの開発・研究がなされてい
て、その電界効果半導体装置の代表的な構成としては、
半絶縁性ＧａＡｓ基板上にｉ型ＧａＡｓ能動層、ｎ型Ａ
ｊ？ＧａＡ、ｓ電子供給層を順に積層し、ヘテロ界面に
於ける前記能動層側に生成される２次元電子ガス層をチ
ャネルとして利用するものであり、特に、低温冷却下に
於いて高速性を発揮する。
イスとして有望視され、多くの開発・研究がなされてい
て、その電界効果半導体装置の代表的な構成としては、
半絶縁性ＧａＡｓ基板上にｉ型ＧａＡｓ能動層、ｎ型Ａ
ｊ？ＧａＡ、ｓ電子供給層を順に積層し、ヘテロ界面に
於ける前記能動層側に生成される２次元電子ガス層をチ
ャネルとして利用するものであり、特に、低温冷却下に
於いて高速性を発揮する。
第５図は前記電界効果半導体装置に於けるゲート電極か
ら深さ方向に見たエネルギ・バンド・ダイヤグラムを表
している。
ら深さ方向に見たエネルギ・バンド・ダイヤグラムを表
している。
図に於いて、ＧはＡｌゲート電極、ＥＳはｎ型ＡｌＧａ
Ａｓ電子供給層、ＡＬはｉ型ＧａＡｓ能動層、ＥＧは２
次元電子ガス層、Ｅ、はフェルミ・レベル、Ｅ、は伝導
帯の底、Ｅｖは価電子帯の頂をそれぞれ示している。
Ａｓ電子供給層、ＡＬはｉ型ＧａＡｓ能動層、ＥＧは２
次元電子ガス層、Ｅ、はフェルミ・レベル、Ｅ、は伝導
帯の底、Ｅｖは価電子帯の頂をそれぞれ示している。
図からも判るように、この電界効果半導体装置では、電
子供給層ＥＳと能動層ＡＬとで構成されるヘテロ界面に
於いて、伝導帯の底ＥＣが不連続となり、そこに電子が
たまって２次元電子ガス層ＥＧが生成され、それをチャ
ネルとしてトランジスタ作用が行われる。
子供給層ＥＳと能動層ＡＬとで構成されるヘテロ界面に
於いて、伝導帯の底ＥＣが不連続となり、そこに電子が
たまって２次元電子ガス層ＥＧが生成され、それをチャ
ネルとしてトランジスタ作用が行われる。
前記電界効果半導体装置のｎ型ＡｌＧａＡｓ電子供給層
には、一般に、ＤＸセンタと呼ばれている深い不純物準
位が存在し、それが原因で、低温冷却下でキャリヤ濃度
が変化して闇値電圧の変動を招来したり、或いは、電流
のドリフトが発生したりする。
には、一般に、ＤＸセンタと呼ばれている深い不純物準
位が存在し、それが原因で、低温冷却下でキャリヤ濃度
が変化して闇値電圧の変動を招来したり、或いは、電流
のドリフトが発生したりする。
ところで、前記したｎ型Ａｊ？ＧａＡｓに於ける深い不
純物準位の密度は、そのキャリヤ濃度及びＸ値（Ａｌの
モル比）に依存して変化することが判った。
純物準位の密度は、そのキャリヤ濃度及びＸ値（Ａｌの
モル比）に依存して変化することが判った。
第６図はその関係を説明する為の線図を表し、横軸にド
ナー総量を、また、縦軸にドナー総量に対するＤＸセン
タの割合をそれぞれ採ってあり、Ｘ値がパラメータにな
っている。
ナー総量を、また、縦軸にドナー総量に対するＤＸセン
タの割合をそれぞれ採ってあり、Ｘ値がパラメータにな
っている。
このデータからすると、Ｘ値を０．１８以下とし、また
、ドナー濃度を５ Ｘ １０ Ｉ７（ｃｍ−３）以下と
したｎ型ＡｌＧａＡｓを電子供給層とすれば、そこでの
ＤＸセンタが少ない為、前記のような特性の変動は回避
することが可能である。
、ドナー濃度を５ Ｘ １０ Ｉ７（ｃｍ−３）以下と
したｎ型ＡｌＧａＡｓを電子供給層とすれば、そこでの
ＤＸセンタが少ない為、前記のような特性の変動は回避
することが可能である。
然しなから、例えば、闇値電圧Ｖｔｈ＝Ｏであるこの種
の電界効果半導体装置を考えた場合、その闇値電圧■い
は、 ｑ：電子の電荷量 Ｎｏ ：ドナー濃度 εｓ ：ＡｌＧａＡｓの誘電率の大きさなる式で与え
られ、前記手段を採った場合、この式に於けるＮ、が小
さくなる為、ｄを大きくする必要がある。
の電界効果半導体装置を考えた場合、その闇値電圧■い
は、 ｑ：電子の電荷量 Ｎｏ ：ドナー濃度 εｓ ：ＡｌＧａＡｓの誘電率の大きさなる式で与え
られ、前記手段を採った場合、この式に於けるＮ、が小
さくなる為、ｄを大きくする必要がある。
ところが、相互コンダクタンスｇカは、μ：電子移動度
Ｗｇ：ゲート幅
Ｌｇ：ゲート長
Ｖ９ ：ゲート電圧
なる式で与えられる。
従って、前記したようにｄが小さくなると、必然的にｇ
、が低下し、デバイス特性は劣化することになる。
、が低下し、デバイス特性は劣化することになる。
本発明は、前記説明した種類の電界効果半導体装置に於
いて、キャリヤ供給層として、深い不純物準位の密度が
小さい組成のものを採用し、しかも、特性を良好に維持
できるようにする。
いて、キャリヤ供給層として、深い不純物準位の密度が
小さい組成のものを採用し、しかも、特性を良好に維持
できるようにする。
本発明に依る電界効果半導体装置に於いては、半絶縁性
化合物半導体基板（例えば半絶縁性ＧａＡｓ基板１）上
に順に成長された一導電型化合物半導体キャリャ供給層
（ｎ型ＡｌＧａＡｓ電子供給層３）及び２次元キャリヤ
・ガス層が生成されるノン・ドープ化合物半導体能動層
（例えばｉ型ＧａＡｓ能動層４）及び該キャリヤ供給層
と同物質からなり且つノン・ドープである化合物半導体
バリヤ層（例えばｉ型ＡｌＧａＡｓバリヤ層５）のそれ
ぞれと、該バリヤ層上に形成されたゲート電極（例えば
ゲート電極９）とを備え、且つ、前記キャリヤ供給層は
深い不純物準位が生じない組成（例えばＸ値を０．１５
）及び不純物濃度（例えばＩ Ｘ １０１” （Ｃ１
３） ）を有している。
化合物半導体基板（例えば半絶縁性ＧａＡｓ基板１）上
に順に成長された一導電型化合物半導体キャリャ供給層
（ｎ型ＡｌＧａＡｓ電子供給層３）及び２次元キャリヤ
・ガス層が生成されるノン・ドープ化合物半導体能動層
（例えばｉ型ＧａＡｓ能動層４）及び該キャリヤ供給層
と同物質からなり且つノン・ドープである化合物半導体
バリヤ層（例えばｉ型ＡｌＧａＡｓバリヤ層５）のそれ
ぞれと、該バリヤ層上に形成されたゲート電極（例えば
ゲート電極９）とを備え、且つ、前記キャリヤ供給層は
深い不純物準位が生じない組成（例えばＸ値を０．１５
）及び不純物濃度（例えばＩ Ｘ １０１” （Ｃ１
３） ）を有している。
前記手段を採ることに依り、低温冷却時に闇値電圧が変
動したり、電流がドリフトするなどの問題が解消される
ことは勿論のこと、相互コンダクタンスは高く維持され
、特性の低下は全く見られない。
動したり、電流がドリフトするなどの問題が解消される
ことは勿論のこと、相互コンダクタンスは高く維持され
、特性の低下は全く見られない。
〔実施例〕
第１図は本発明一実施例の要部切断側面図を表している
。
。
図に於いて、１は半絶縁性ＧａＡｓ基板、２はｉ型Ａ７
！ＧａＡｓバッファ層、３はｎ型ＡＲＧａＡｓ電子供給
層、４はｉ型ＧａＡｓ能動層、５はｉ型Ａｊｌ！ＧａＡ
ｓバリヤ層、６はｎ型ＧａＡｓコンタクト層、７はソー
ス電極、７Ａは合金化領域、８はドレイン電極、８Ａは
合金化領域、９はゲート電極、１０は２次元電子ガス層
をそれぞれ示している。
！ＧａＡｓバッファ層、３はｎ型ＡＲＧａＡｓ電子供給
層、４はｉ型ＧａＡｓ能動層、５はｉ型Ａｊｌ！ＧａＡ
ｓバリヤ層、６はｎ型ＧａＡｓコンタクト層、７はソー
ス電極、７Ａは合金化領域、８はドレイン電極、８Ａは
合金化領域、９はゲート電極、１０は２次元電子ガス層
をそれぞれ示している。
本実施例に於ける各部分に関する主要データを例示する
と次の通りである。
と次の通りである。
（ａｌ バッファ層２について
厚さ：６０００ （人〕
（ｂ） キャリヤ供給層３について
厚さ：１５０（人〕
Ｘ値：ｏ、ｉ５
不純物濃度： Ｉ Ｘ １０” （ｃｍ−”）（Ｃ）
能動層４について 厚さ：１５０（人〕 （ｄ） バリヤ層５について 厚さ：２００（人〕 Ｘ値：０．５ （ｅｌ コンタクト層６について 厚さ：６００（人〕 不純物濃度： ２Ｘ Ｉ Ｑ １８（Ｃ１ｌ−”）（ｆ
） ソース電極７及びドレイン電極８について材料：
Ａ ｕ Ｑ ｅ ／ Ａ ｕ 厚さ：２００（人）／３０００（人〕 （ｇｌ ゲート電極９について 材料：Ａｌ 厚さ：４０００ （人〕 本実施例を製造するには通常の技術を適用することがで
き、次に、それを説明する。
能動層４について 厚さ：１５０（人〕 （ｄ） バリヤ層５について 厚さ：２００（人〕 Ｘ値：０．５ （ｅｌ コンタクト層６について 厚さ：６００（人〕 不純物濃度： ２Ｘ Ｉ Ｑ １８（Ｃ１ｌ−”）（ｆ
） ソース電極７及びドレイン電極８について材料：
Ａ ｕ Ｑ ｅ ／ Ａ ｕ 厚さ：２００（人）／３０００（人〕 （ｇｌ ゲート電極９について 材料：Ａｌ 厚さ：４０００ （人〕 本実施例を製造するには通常の技術を適用することがで
き、次に、それを説明する。
（１） 有機金属化学気相堆積（ｍｅｔａｌｏｒｇａ
ｎｉｃ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐ
ｏｓｉｔｉｏｎ：ＭＯＣＶＤ）法、分子線エピタキシャ
ル成長（ｍｏｌｅｃｕｌａｒ ｂｅａｍ ａｐｉｔ
ａｘｙ：ＭＢＥ）法など適宜の技術を採用し、基板１上
にバッファ層２、電子供給層３、能動層４、バリヤ層５
、コンタクト層６を成長させる。尚、その成長時、電子
供給層３に不純物として含まれている、例えばＳｉが、
能動層４に拡散する虞があれば、電子供給層３と能動層
４との間にｉ型ＡβＧａＡｓ層を介在させて阻止するよ
うにしても良く、また、電子供給層３としては、深い不
純物準位が発生しない組成及び不純物濃度を有するもの
を選択することは云うまでもなく、例えば、 Ｘ値：０．１５ 不純物濃度： Ｉ Ｘ １０” （ｃｍ−”）とする。
ｎｉｃ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐ
ｏｓｉｔｉｏｎ：ＭＯＣＶＤ）法、分子線エピタキシャ
ル成長（ｍｏｌｅｃｕｌａｒ ｂｅａｍ ａｐｉｔ
ａｘｙ：ＭＢＥ）法など適宜の技術を採用し、基板１上
にバッファ層２、電子供給層３、能動層４、バリヤ層５
、コンタクト層６を成長させる。尚、その成長時、電子
供給層３に不純物として含まれている、例えばＳｉが、
能動層４に拡散する虞があれば、電子供給層３と能動層
４との間にｉ型ＡβＧａＡｓ層を介在させて阻止するよ
うにしても良く、また、電子供給層３としては、深い不
純物準位が発生しない組成及び不純物濃度を有するもの
を選択することは云うまでもなく、例えば、 Ｘ値：０．１５ 不純物濃度： Ｉ Ｘ １０” （ｃｍ−”）とする。
（２）通常のフォト・リソグラフィ技術を適用すること
に依り、メサ・エツチングを施し、素子間分離を行う。
に依り、メサ・エツチングを施し、素子間分離を行う。
（３）通常のフォト・リソグラフィ技術に於けるレジス
ト・プロセス、真空蒸着法、リフト・オフ法などの技術
を適用することに依り、ソース電極７及びドレイン電極
８を形成する。
ト・プロセス、真空蒸着法、リフト・オフ法などの技術
を適用することに依り、ソース電極７及びドレイン電極
８を形成する。
（４） ソース電極７及びドレイン電極８のオーミッ
ク・コンタクト化を行う為、温度４５０（”Ｃ）、時間
１ 〔分〕の熱処理をする。
ク・コンタクト化を行う為、温度４５０（”Ｃ）、時間
１ 〔分〕の熱処理をする。
この熱処理に依り、合金化領域７Ａ及び８Ａが形成され
る。
る。
（５）通常のフォト・レジスト技術に於けるレジスト・
プロセスを適用することに依り、ゲート電橋形成予定領
域に開口を有するフォト・レジスト膜を形成する。
プロセスを適用することに依り、ゲート電橋形成予定領
域に開口を有するフォト・レジスト膜を形成する。
（６１ＣＣ１２Ｆ ２をエツチング・ガスとする反応性
イオン・エツチング（ｒｅａｃｔｉｖｅ ｉｏｎ
ｅｔｃｈｉｎｇ：ＲＩＥ）法を適用することに依り、コ
ンタクト層６の選択的除去を行う。
イオン・エツチング（ｒｅａｃｔｉｖｅ ｉｏｎ
ｅｔｃｈｉｎｇ：ＲＩＥ）法を適用することに依り、コ
ンタクト層６の選択的除去を行う。
この場合のエツチングはｉ型ＡβＧａＡｓであるバリヤ
層５の表面で自動的に停止する。
層５の表面で自動的に停止する。
（７）真空蒸着法の適用に依るＡｊｌ！膜の形成、及び
、フォト・レジスト膜を溶解させるリフト・オフ法の適
用に依るＡｌ膜のバターニングでショットキ・コンタク
トのゲート電極９を形成する。
、フォト・レジスト膜を溶解させるリフト・オフ法の適
用に依るＡｌ膜のバターニングでショットキ・コンタク
トのゲート電極９を形成する。
第２図は第１図に見られるゲート電極９がら深さ方向を
見たエネルギ・バンド・ダイヤグラムを表し、第１図及
び第５図に於いて用いた記号と同記号は同部分を示すか
或いは同じ意味を持つものとする。
見たエネルギ・バンド・ダイヤグラムを表し、第１図及
び第５図に於いて用いた記号と同記号は同部分を示すか
或いは同じ意味を持つものとする。
図から明らかであるが、能動層４は勿論、バリヤ層５も
ノン・ドープであり、従って、その伝導帯の底Ｅｃはゲ
ート電極９に向かって直線的に立ち上がっていて、実質
的に厚いバリヤとして有効な作用をする。若し、これが
、ドーピングされたもののようにバラポリツクに曲がっ
ていると、バリヤは実質的に薄くなってしまい、条件に
依っては、電子がトンネリングし易くなり、バリヤとし
ての作用をしなくなる場合がある。
ノン・ドープであり、従って、その伝導帯の底Ｅｃはゲ
ート電極９に向かって直線的に立ち上がっていて、実質
的に厚いバリヤとして有効な作用をする。若し、これが
、ドーピングされたもののようにバラポリツクに曲がっ
ていると、バリヤは実質的に薄くなってしまい、条件に
依っては、電子がトンネリングし易くなり、バリヤとし
ての作用をしなくなる場合がある。
また、前記したように、ＡｌＧａＡｓには深い不純物準
位が発生するのであるが、本実施例の場合、ノン・ドー
プで用いているので、深い不純物準位には無関係であり
、従って、リーク電流を極めて少なくすることができる
。
位が発生するのであるが、本実施例の場合、ノン・ドー
プで用いているので、深い不純物準位には無関係であり
、従って、リーク電流を極めて少なくすることができる
。
更にまた、能動層４に生成される２次元電子ガス層１０
には、電子供給層３から電子が供給されるだけでなく、
バリヤ層５の作用に依っても誘起されるので、本実施例
に於ける２次元電子ガス層１０に於ける電子濃度は従来
例に於けるそれよりも高くすることができ、従って、大
きな電流を取り出すことが可能になる。
には、電子供給層３から電子が供給されるだけでなく、
バリヤ層５の作用に依っても誘起されるので、本実施例
に於ける２次元電子ガス層１０に於ける電子濃度は従来
例に於けるそれよりも高くすることができ、従って、大
きな電流を取り出すことが可能になる。
第３図は第１図に見られる電界効果半導体装置にゲート
電圧■。を印加した場合の第２図と同様なエネルギ・バ
ンド・ダイヤグラムを表し、第２図に於いて用いた記号
と同記号は同部分を示すか或いは同じ意味を持つものと
する。
電圧■。を印加した場合の第２図と同様なエネルギ・バ
ンド・ダイヤグラムを表し、第２図に於いて用いた記号
と同記号は同部分を示すか或いは同じ意味を持つものと
する。
図から判るように、能動層４にはバリヤ層５に依り電子
が蓄積され、電子供給層３の存在に依って供給される電
子の濃度以上のそれをもつ２次元電子ガス層１０が生成
されている。この場合、チャネルの深さに相当するバリ
ヤＮ５の厚さは僅か２００〔人〕であり、従って、相互
コンダクタンスｇ、は高い値を維持することが可能であ
り、実験に依れば、ゲート長を１ 〔μｍ〕とした場合
、２５０ （ｍＳ／ｍ）を得ることができた。
が蓄積され、電子供給層３の存在に依って供給される電
子の濃度以上のそれをもつ２次元電子ガス層１０が生成
されている。この場合、チャネルの深さに相当するバリ
ヤＮ５の厚さは僅か２００〔人〕であり、従って、相互
コンダクタンスｇ、は高い値を維持することが可能であ
り、実験に依れば、ゲート長を１ 〔μｍ〕とした場合
、２５０ （ｍＳ／ｍ）を得ることができた。
第４図は第１図に見られる電界効果半導体装置に於ける
バリヤＮ５に於けるＸ値を０．５とし、ゲート耐圧を向
上させた実施例のエネルギ・バンド・ダイヤグラムを表
し、第２図及び第３図に於いて用いた記号と同記号は同
部分を示すか或いは同じ意味を持つものとする。
バリヤＮ５に於けるＸ値を０．５とし、ゲート耐圧を向
上させた実施例のエネルギ・バンド・ダイヤグラムを表
し、第２図及び第３図に於いて用いた記号と同記号は同
部分を示すか或いは同じ意味を持つものとする。
このように、本発明では、バリヤ層５に於けるＸ値を深
い不純物準位などに無関係に任意に変更し、高いバリヤ
高番得てゲート耐圧を向上させることができるのは大き
な強みである。
い不純物準位などに無関係に任意に変更し、高いバリヤ
高番得てゲート耐圧を向上させることができるのは大き
な強みである。
本発明に依る電界効果半導体装置に於いては、キャリヤ
供給層、能動層、バリヤ層を基板側から順に形成し、コ
ンタクト層を選択的に除去して表出させたバリヤ層上に
ゲート電極を、また、ゲート電極を挟むソース並びにド
レイン各電極をそれぞれ形成した構成となし、しかも、
前記キャリヤ供給層は深い不純物準位が生じない組成と
不純物濃度とをもつようにしである。
供給層、能動層、バリヤ層を基板側から順に形成し、コ
ンタクト層を選択的に除去して表出させたバリヤ層上に
ゲート電極を、また、ゲート電極を挟むソース並びにド
レイン各電極をそれぞれ形成した構成となし、しかも、
前記キャリヤ供給層は深い不純物準位が生じない組成と
不純物濃度とをもつようにしである。
この構成を採ることに依り、低温冷却時に闇値電圧が変
動したり、電流がドリフトするなどの問題が解消される
ことは勿論のこと、相互コンダクタンスは高く維持され
、特性の低下は全く見られない。
動したり、電流がドリフトするなどの問題が解消される
ことは勿論のこと、相互コンダクタンスは高く維持され
、特性の低下は全く見られない。
第１図は本発明一実施例の要部切断側面図、第２図は第
１図に見られる実施例のゲート電極から深さ方向のエネ
ルギ・バンド・ダイヤグラム、第３図は第１図及び第２
図に見られる実施例にゲート電圧を印加した場合のエネ
ルギ・バンド・ダイヤグラム、第４図は本発明の他の実
施例に関するエネルギ・バンド・ダイヤグラム、第５図
は従来例のエネルギ・バンド・ダイヤグラム、第６図は
ＤＸセンタの分布を説明する為の線図をそれぞれ表して
いる。 図に於いて、■は半絶縁性ＧａＡｓ基板、２はｉ型ＡＡ
ＧａＡｓバッファ層、３はｎ型ＡｌＧａＡｓ電子供給層
、４はｉ型ＧａＡｓ能動層、５はｉ型ＡＡＧａＡｓバリ
ヤ層、６はｎ型ＧａＡｓコンタクト層、７はソース電極
、７Ａは合金化領域、８はドレイン電極、８Ａは合金化
領域、９はゲート電極をそれぞれ示している。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 一 実施例の要部切断側面図 第１図 Ｑ ロー 〉ＬＬＩ
ＬＬＩＬＬＩ 従来例のエネルギ・バ′ント・り′イヤグしム第５図
１図に見られる実施例のゲート電極から深さ方向のエネ
ルギ・バンド・ダイヤグラム、第３図は第１図及び第２
図に見られる実施例にゲート電圧を印加した場合のエネ
ルギ・バンド・ダイヤグラム、第４図は本発明の他の実
施例に関するエネルギ・バンド・ダイヤグラム、第５図
は従来例のエネルギ・バンド・ダイヤグラム、第６図は
ＤＸセンタの分布を説明する為の線図をそれぞれ表して
いる。 図に於いて、■は半絶縁性ＧａＡｓ基板、２はｉ型ＡＡ
ＧａＡｓバッファ層、３はｎ型ＡｌＧａＡｓ電子供給層
、４はｉ型ＧａＡｓ能動層、５はｉ型ＡＡＧａＡｓバリ
ヤ層、６はｎ型ＧａＡｓコンタクト層、７はソース電極
、７Ａは合金化領域、８はドレイン電極、８Ａは合金化
領域、９はゲート電極をそれぞれ示している。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 一 実施例の要部切断側面図 第１図 Ｑ ロー 〉ＬＬＩ
ＬＬＩＬＬＩ 従来例のエネルギ・バ′ント・り′イヤグしム第５図
Claims (1)
- 【特許請求の範囲】 半絶縁性半導体基板上に順に成長された一導電型半導体
キャリヤ供給層及び２次元キャリヤ・ガス層が生成され
るノン・ドープ半導体能動層及び該キャリヤ供給層と同
物質からなり且つノン・ドープである化合物半導体バリ
ヤ層のそれぞれと、該バリヤ層上に形成されたゲート電
極と を備え、且つ、前記キャリヤ供給層は深い不純物準位が
生じない組成及び不純物濃度を有してなることを特徴と
する電界効果半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62062636A JPS63229761A (ja) | 1987-03-19 | 1987-03-19 | 電界効果半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62062636A JPS63229761A (ja) | 1987-03-19 | 1987-03-19 | 電界効果半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63229761A true JPS63229761A (ja) | 1988-09-26 |
Family
ID=13206009
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62062636A Pending JPS63229761A (ja) | 1987-03-19 | 1987-03-19 | 電界効果半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63229761A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0230149A (ja) * | 1988-07-20 | 1990-01-31 | Sanyo Electric Co Ltd | ヘテロ接合電界効果トランジスタ |
| US5055890A (en) * | 1990-01-25 | 1991-10-08 | The United States Of America As Represented By The United States Department Of Energy | Nonvolatile semiconductor memory having three dimension charge confinement |
-
1987
- 1987-03-19 JP JP62062636A patent/JPS63229761A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0230149A (ja) * | 1988-07-20 | 1990-01-31 | Sanyo Electric Co Ltd | ヘテロ接合電界効果トランジスタ |
| US5055890A (en) * | 1990-01-25 | 1991-10-08 | The United States Of America As Represented By The United States Department Of Energy | Nonvolatile semiconductor memory having three dimension charge confinement |
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