JPS6030880Y2 - 可変遅延線 - Google Patents

Description

【考案の詳細な説明】 本考案は、その読み出し回路がフローティングデフニー
ジョン形に構成されたＣＣＤを具備し、前記読み出し回
路をリセットパルスによりリセットすることと、前記読
み出し回路から読み出される読み出し信号をサンプリン
グパルスによりサンプリングすることとを順次行うよう
にした可変遅延線に関するものである。

ＣＣＤ （Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃ
ｅ） ハ半導体基板の表面にＳｉＯ２等の絶縁層を介し
て多数の転送電極を配列し、この絶縁層下の半導体基板
表面に非定常状態で存在する電荷の有無を情報とし、こ
れを上記転送電極に印加される駆動パルスによって順次
転送するようにした素子である。

このような構成のＣＣＤは、近年、撮像、メモリー、信
号処理等に応用され始めている。

なおこの信号処理の一例としてＣＣＤを可変遅延線に応
用することが考えられるが、この場合、転送効率、周波
数特性、入出力間の直線性等が大きな特性要素となる。

第１図には、従来から公知の２相ＣＣＤの一例の断面図
が示されている。

第１図において、Ｐ型シリコン基板１の左端上部には、
入力ダイオードを構成するためのＮ＋領域２が形成され
ている。

このＮ＋領域２は信号源３に接続され、この信号源３は
バイアス電源Ｅ１を介して接地されている。

また基板１上には、酸化絶縁膜４が形成されており、さ
らにこの酸化絶縁膜４上には、左側から右側にかけて順
次、入力ゲート５及び６、転送電極７ａ、 ７ｂ、 ８
ａ、 ８ｂ、 ・曲１ ｌｂ、 １２ａ１出力ゲート
１３及びリセットゲート１４が配置されている。

入力ゲート５は端子１５に接続されており、入力信号を
サンプリングするための第２図Ａに示すサンプリングパ
ルスがこの端子１５を介して印加される。

入力ゲート６は端子１６に接続されており、この端子１
６を介して所定値の直流電圧Ｅ２が印加される。

転送電極？ａ、８ａ、・・・・・・１２ａは端子１７に
共通接続されており、この端子１７ヲ介して第２図Ｂに
示す転送りロックパルスφ□が印加される。

転送電極７ｂ、８ｂ、・・・・・・１１ｂは端子１８に
共通に接続されており、この端子１８を介して第２図Ｃ
に示す転送りロックパルスが印加される。

第２図Ｂ及びＣから明らかなように、上記クロックパル
スφ□及びφ２は互いに逆相である。

また各転送電極の下側の絶縁膜４は段状の膜厚変化をな
しており、第１図の点線５１で示すように方向性電界を
生ずるようになっている。

出力ゲート１３は端子１９に接続されており、入力ゲー
ト６と同様に、この端子１９を介して所定値の直流電圧
Ｅ３が印加される。

リセットゲート１４は端子２０に接続されており、この
端子２０を介して第２図Ｂに示すクロックパルスφ１が
リセットパルスとして印加される。

リセットゲート１４の右側の基板１の表面には、Ｎ＋領
領域ら成るリセットドレイン２１が形成されている。

このリセットドレイン２１は端子５０を介して直流電源
Ｖ。

に接続されている。出力ゲート１３とリセットゲート１
４との間の基板１の表面には、出力ダイオードを構成す
るためのＮ＋領域２２が形成されている。

このＮ＋領域２２はフローティングデフニージョンとし
て構成され、出力回路２３の感知用ＭＯ３ＦＥＴ２４の
ゲートに接続されている。

このＭＯ３ＦＥＴ２４はソースフォロアとなっており、
そのソースは増幅用ＭＯ３ＦＥＴ２５のゲートに接続さ
れている。

このＭＯ３ＦＥＴ２５もソースフォロアとなっており、
そのソースはサンプルホールド回路２６のサンプリング
用ＭＯ３ＦＥＴ２７のドレインに接続されている。

このＭＯ３ＦＥＴ２７のゲートは端子２８に接続されて
おり、この端子２８を介して第２図Ａに示すサンプリン
グパルスＳが印加される。

またＭＯ３ＦＥＴ２７のソースはホールド用ＭＯ３ＦＥ
Ｔ２９のゲートに接続されている。

このＭＯＳ ＦＥＴ２９もソースフォロアとなっており
、そのソースは出力端子３０に接続されている。

上述のように構成された２相ＣＣＤにおいては、信号源
３からの入力信号がＮ＋領域２内に電荷注入され、この
入力信号は入力ゲート５に印加されるサンプリングパル
スＳ（第２図Ａ）によりサンプリングされる。

サンプリングされた信号電荷は、入力ゲート６の下方に
形成された所定の深さのポテンシャル井戸に一旦保持さ
れるが、転送電極７ａがクロックパルスφ１ （第２図
Ｂ）によりターン・オンになると、転送電極７ａの下方
のポテンシャル井戸に転送される。

次に転送電極７ａがターン・オフになりこれと同時に転
送電極７ｂがクロックパルスφ２ （第２図Ｃ）により
ターン・オンになると、信号電荷は転送電極７ｂの下方
のポテンシャル井戸に転送される。

以下、信号電荷は転送電極８ａ、８ｂ・・・・・・ｌｌ
ｂの下方を順次転送されて転送電極１２ａに至る。

このとき、転送電極１２ａはクロックパルスφ１により
ターン・オンになっているが、同時にリセットゲート１
４もクロックパルスφ□によりターン・オンになってい
る。

このために出力ダイオードを構成するためのＮ＋領域２
２内の残留電荷はリセットドレイン２１側に引き込まれ
、Ｎ＋領域２２はリセット状態にされる。

次いで転送電極１２ａに達した信号電荷は出力ゲート１
３の下方を通過して、上述のようにリセット状態にある
Ｎ＋領域２２に至るので、この信号電荷はＮ＋領域２２
の容量と感知用ＭＯ３ＦＥＴ２４のゲート・ドレイン間
の容量との合成容量の変化として読み出される。

この読み出し信号はＭＯ３ＦＥＴ２５で増幅された後、
サンプルホールド回路２６によってサンプルホールドさ
れ、出力端子３０から出力信号として取出される。

ところで、第１図に示す２相ＣＣＤにおいて、駆動パル
スとして用いられる第２図Ｂ及びＣに示スクロツクパル
スφ１．φ２のデユーティ比は、これらのパルスの周波
数の変化とは無関係に、常に５０％に設定されている。

従って上記周波数が高くなるにつれてクロックパルスφ
１．φ２のパルス巾Ｔ１は減少し、逆に上記周波数が低
くなるにつれてパルス巾Ｔ１は増大する。

要するに、クロックパルスφ１．φ２はその周波数が変
化しても単に時間軸の割合が変化するのみであるが、こ
のことは、第２図Ａに示すサンプリングパルスＳのパル
ス巾Ｔ２と、クロックパルスφ、の後縁トサンプリング
パルスＳの前縁との間の時間幅Ｔ３とについても、同様
である。

従って、パルス巾Ｔ２及び時間＋ｆ＋Ｆ’。

は上記周波数の変化に応じて変化する。

一方、第１図に示すＣＣＤを可変遅延線に用いる場合に
は、サンプリングパルスＳ及びクロックパルスφ１．φ
２の周波数を所望の遅延時間に応じて変化させることに
なる。

本考案者は、このような可変遅延線によれば、サンプリ
ングパルスＳ及びクロックパルスφ１゜φ２の周波数の
変化によって、特に高周波領域において、出力波形にレ
ベル変動やゲイン変動が生じ、このために入出力間の直
線性が失なわれ、また安定した周波数特性が得られない
ことを見い出した。

更にまた、本考案者は、上記可変遅延線の上述のような
欠陥を解明してこのような欠陥を是正すべく研究を行っ
た結果、以下に詳細に説明するように、本考案に従って
、ＣＣＤの読み出し回路をリセットするためのリセット
パルスの後縁ト、この読み出し回路から読み出される読
み出し信号をサンプリングするためのサンプリングパル
スの前縁との間の時間幅をこれらのパルスの周波数とは
無関係に一定に保持することによって、上述の欠陥を大
巾に改善し得ることを見い出した。

次に本考案の実施例を第３図〜第６図につき述べる。

なお以下の実施例において、ＣＣＤの構造は第１図に示
すものと実質的に同一であってよいので、第１図を参照
しつ）説明する。

第３図は本考案の一実施例によるクロックパルス及びサ
ンプリングパルス形成回路のブロック図である。

第３図において、所望の遅延時間に応じた周波数のクロ
ックパルスが供給される入力端子３１は遅延回路３２及
びインバータ３３のそれぞれの入力に接続されている。

これらの遅延回路３２及びインバータ３３のそれぞれの
出力はＡＮＤゲート３４の入力に接続されており、この
にのゲートの出力は駆動アンプ３５、インバータ３６及
び遅延回路３７のそれぞれの入力に接続されている。

インバータ３６の出力は駆動アンンフ３８の入力に、遅
延回路３７の出力は駆動アンプ３９の入力にそれぞれ接
続されている。

駆動アンプ３５．３８．３９のそれぞれの出力は出力端
子４０．４１．４２にそれぞれ接続されている。

このように構成されたパルス形成回路においては、入力
端子３１からの第４図Ａに示すクロックパルスａは遅延
回路３２及びインバータ３３に供給され、遅延回路３２
の出力から第４図Ｂに示すような時間Ｔ４だけ遅延され
たクロックパルスｂが得られ、インバータ３３の出力か
ら第４図Ｃに示すような反転されたクロックパルスＣが
得られる。

これらのクロックパルスｂ、ｃはＡＮＤゲート３４に供
給され、このＡＮＤゲート３４の出力から第４図りに示
すようなパルス巾Ｔ４のクロックパルスｄが得られる。

このクロックパルスｄは駆動アンプ３５において増幅さ
れ、出力端子４０からクロックパルスφ１が得られる。

さらにクロックパルスｄはインバータ３６及び遅延回路
３７に供給され、インバータ３６の出力から第４図Ｅに
示すようなりロックパルスｅが得られ、遅延回路３７の
出力から第４図Ｆに示すような時間Ｔ５だけ遅延された
クロックパルスｆが得られる。

クロックパルスｅは駆動アンプ３８において増幅され、
出力端子４１からクロックパルスφ２が得られる。

またりｑツクパルスｆは駆動アンプ３９において増幅さ
れ、出力端子４２からサンプリングパルスＳが得られる
。

なおりロックパルスφ□及びサンプリングパルスＳのパ
ルス幅は遅延回路３２による遅延時間Ｔ４で決定され、
クロックパルスａの周波数とは無関係に一定である。

またクロックパルスφ１の立下りとサンプリングパルス
Ｓの立上りとの間の時間幅は遅延回路３７による遅延時
間Ｔ５で決定され、クロックパルスａの周波数とは無関
係に一定である。

上述のようにして得られたクロックパルスφ１、φ２及
びサンプリングパルスＳは第１図のＣＣＤの各端子に供
給される。

すなわち、クロックパルスφ１．φ２は駆動パルスとし
て端子１７及び１８を介して転送電極？ａ、８ａ、・・
・・・・１２ａ及び転送電極７ｂ、８ｂ、・・・・・・
１１ｂにそれぞれ供給される。

さらにクロックパルスφ１はリセットパルスとして端子
２０を介してリセットゲート１４に供給される。

またサンプリングパルスＳは入力信号サンプリングパル
スとして端子１５を介して入力ゲート５に供給されると
ともに、出力信号サンプリングパルスとして端子２８を
介してＭＯ３ＦＥＴ２７のゲートに供給される。

そして既述のように、入力ダイオードを構成するための
Ｎ＋領域２に電荷注入された入力信号はサンプリングパ
ルスＳによりサンプリングされ、このサンプリングされ
た信号電荷は駆動パルスであるクロックパルスφ１．φ
２により転送されて出力ダイオードを構成するＮ＋領域
２２に達する。

そしてこのＮ＋領域２２から読み出された読み出し信号
は、既述のように、出力回路２３においてサンプルホー
ルドされた後、出力端子３０から出力信号として取り出
される。

第５図は第３図に示す回路から得られるクロックパルス
及びサンプリングパルスを第１図に示すＣＣＤに用いた
場合の各部の信号波形を示し、第５図Ａは出力ダイオー
ドを構成するためのＮ＋領域２２の電位波形、第５図Ｂ
はリセットパルスφ１、第５図Ｃはサンプリングホール
ドパルスＳをそれぞれ示している。

上述のように、信号電荷が転送電極１２ａに転送されて
きたとき、Ｎ＋領域２２はリセットゲート１４に印加さ
れるリセットパルスφ１ （第５図Ｂ）によりリセット
される。

その後、転送電極１２ａ及びリセットゲート１４のター
ン・オフにより信号電荷は出力ダイオードを構成するＮ
＋領域２２に導かれる。

この動作過程を第５図Ａについて説明すると、Ｎ＋領域
２２の電位は信号電荷が到達する直前にリセットパルス
φ□により所定レベルｖＲにリセットされ、信号電荷が
到達すると次第に降下する。

その降下の傾斜は信号電荷の量に対応しており、この電
荷信号の傾斜の途中でサンプリングパルスＳ（第５図Ｃ
）により第５図Ａの点線にて示すようにサンプリングさ
れる。

次いでこのサンプリングされた信号はサンプルホールド
されるので、このサンプリングされた信号を結ぶ波形の
出力信号が出力端子３０から得られる。

上述のように本実施例においては、リセットパルスφ１
及びサンプリングパルスＳのパルス幅がフロックパルス
ミ１換言すれば駆動パルスφ１゜φ２の周波数とは無関
係に一定であるため、リセット期間及び入出力信号のサ
ンプリング期間は常に一定であり、またリセットパルス
φ１の立下りとサンプリングパルスＳの立上りとの間の
時間幅も一定であり、このためにリセットした後から出
力信号をサンプリングるまでの時間が一定である。

なお上述の場合とは逆に、リセットした後から出力信号
をサンプリングするまでの時間が第３図に示す従来例の
ように一定でなければ、第５図Ａの矢印にて示すように
サンプリング位置が左右にずれ、このために、積分検出
される電荷信号が同じでも、この電荷信号をサンプリン
グすることによって得られる信号のレベルが上記時間の
変化に応じて変動することになる。

しかし、本実施例においては、上記時間が周波数の如何
にか）わらず一定であるから、サンプリングされた信号
のレベルが上述のように変動することはない。

また本実施例においては、上述のように、リセット期間
が一定であるから、Ｎ＋領域２２に転送されて来た信号
電荷のリセット状態が常に均一となる。

また入出力信号のサンプリング期間も一定であるから、
入力電荷量及び出力電荷量が駆動パルスの周波数とは無
関係になる。

従って本実施例によれば、駆動パルス、リセットパルス
、サンプリングパルス等の周波数の変化によって出力波
形にレベル変動やゲイン変動を生ずる恐れを効果的に防
止することができ、このために入出力間の直線性及び周
波数特性の優れた可変遅延線を提供することができる。

以上に本考案に一実施例を説明したが、本考案は上述の
実施例に限定されるものではなく、本考案の技術的思想
に基いて種々の変形が可能である。

例えば、上述の実施例では、クロックパルスφ１のパル
ス幅とサンプリングパルスＳのパルス幅を同−Ｔ４にし
たが、これらのパルス幅を相異ならせることができ、例
えば、サンプリングパルスＳのパルス幅をクロックパル
スφ□のパルス幅より小さくしてもよい。

この場合、第６図に示す回路を、第３図の回路のＡＮＤ
ゲート３４とインバータ３６との接続点と、遅延回路３
７との間に設けることができる。

なお第６図の回路における遅延回路４５、インバータ４
６及びＮ■アゲート７は、第３図の回路における遅延回
路３２、インバータ３３及びＡＮＤゲート３４にそれぞ
れ対応するものである。

従って第３図の回路において遅延回路３２による遅延時
間Ｔ、のパルス幅を有するクロックパルスｄがクロック
パルスａから得うれるのと同様にして、第６図において
遅延回路４５による遅延時間Ｔ６ （但し０〈Ｔ６〈Ｔ
５）のパルス幅を有するクロックパルスｄ′かクロック
パルスｄから得られる。

このクロックパルスｄ′は、既述の場合と同様に、遅延
回路３７に供給されるので、パルス幅Ｔ６のサンプリン
グパルスＳが出力端子４２から得られる。

本考案は、上述の如く、ＣＣＤの読み出し回路をリセッ
トするためのリセットパルスの後縁と、この読み出し回
路から読み出される読み出し信号をサンプリングするた
めのサンプリングパルスの前縁との間の時間幅をこれら
のパルスの周波数とは無関係に一定に保持するようにし
た。

故に本考案によれば、読み出し信号からサンプリングさ
れた信号のレベルが上記周波数の変化によって変動する
のを効果的に防止することができ、このために入出力間
の直線性及び周波数特性を改善することができる。

【図面の簡単な説明】

第１図は従来から公知の２相ＣＣＤの一例の断面図、第
２図は第１図の２相ＣＣＤを駆動するために従来用いら
れているクロックパルス及びサンプリングパルスの波形
図、第３図は本考案の一実施例によるクロックパルス及
びサンプリングパルス形成回路のブロック図、第４図は
第３図の回路における各部の信号波形図、第５図は第３
図示す回路から得られるクロックパルス及びサンプリン
グパルスを第１図に示すＣＣＤに用いた場合の各部の信
号波形図、第６図は第３図の回路の変形例を示す要部ブ
ロック図である。 なお図面に用いられた符号において、５，６・・・・・
・入力ゲート、７ａ・・・１２ａ・曲・転送電極、７ｂ
・・・ｌｌｂ・・・・・・転送電極、１３・・・・・・
出力ゲート、１４・・・・・・リセットゲート、２１・
・・・・・リセットドレイン、２３・・・・・・出力回
路である。

Claims (1)

【実用新案登録請求の範囲】
1. その読み出し回路がフローティングデフニージョン形に
   構成されたＣＣＤを具備し、前記読み出し回路をリセッ
   トパルスによりリセットすることと、前記読み出し回路
   から読み出される読み出し信号をサンプリングパルスに
   よりサンプリングすることとを順次行うようにした可変
   遅延線において、前記リセットパルスの後縁と前記サン
   プリングパルスの前縁との間の時間幅がこれらのパルス
   の周波数とは無関係に一定に保持されるように構成した
   可変遅延線。