JPS6031313A - Ａ／ｄ変換器の出力安定化回路 - Google Patents
Ａ／ｄ変換器の出力安定化回路Info
- Publication number
- JPS6031313A JPS6031313A JP13981183A JP13981183A JPS6031313A JP S6031313 A JPS6031313 A JP S6031313A JP 13981183 A JP13981183 A JP 13981183A JP 13981183 A JP13981183 A JP 13981183A JP S6031313 A JPS6031313 A JP S6031313A
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- JP
- Japan
- Prior art keywords
- output
- converter
- held
- conversion
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/08—Continuously compensating for, or preventing, undesired influence of physical parameters of noise
- H03M1/0863—Continuously compensating for, or preventing, undesired influence of physical parameters of noise of switching transients, e.g. glitches
- H03M1/0872—Continuously compensating for, or preventing, undesired influence of physical parameters of noise of switching transients, e.g. glitches by disabling changes in the output during the transitions, e.g. by holding or latching
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
この発明は、Ａ／Ｄ変換器の出力値の変動を安定化する
Ａ／Ｄ変換器の出力安定化回路に関する。
Ａ／Ｄ変換器の出力安定化回路に関する。
（ロ）従来技術
一般に、Ａ／Ｄ変換器は入力値の変動に対して極めて敏
感なために、その出力に量子化ノイズが重畳しやすい。
感なために、その出力に量子化ノイズが重畳しやすい。
そのため、これに接続される機器の動作が不安定になる
という欠点がある。
という欠点がある。
かかる欠点を排除するために、例えば、８ビツトの変換
データの内の下位２ビツトを無視するというようにＡ／
Ｄ変換器の感度を下げる方法が提案されている。しかし
、この種の方法によっても、例えば、出力データが下位
２ビツトと３ビツトの間でぶらつ（ような場合には出力
を安定化することができない。
データの内の下位２ビツトを無視するというようにＡ／
Ｄ変換器の感度を下げる方法が提案されている。しかし
、この種の方法によっても、例えば、出力データが下位
２ビツトと３ビツトの間でぶらつ（ような場合には出力
を安定化することができない。
（ハ）目的
この発明は、量子化ノイズに対してデジタル出力を安定
化することができるＡ／Ｄ変換器の出力安定化回路を提
供することを目的としている。
化することができるＡ／Ｄ変換器の出力安定化回路を提
供することを目的としている。
（ニ）構成
この発明に係るＡ／Ｄ変換器の出力安定化回路は、Ａ／
Ｄ変換器、ラッチ回路、比較器及びう・ッチ回路制御手
段を備え、ランチ回路に保持されたＡ／Ｄ変換器の出力
値と前記Ａ／Ｄ変換器の後の出力値とを比較し、保持さ
れたＡ／Ｄ変換器の出力値よりも、前記Ａ／Ｄ変換器の
後の出力値が所定回数連続して大きいか又は小さい場合
に、ラッチ回路制御手段が前記所定回数目のＡ／Ｄ変換
器の出力値をランチ回路に保持させ、その保持された出
力値をデジタル出力として取り出すようにしたことを特
徴としている。
Ｄ変換器、ラッチ回路、比較器及びう・ッチ回路制御手
段を備え、ランチ回路に保持されたＡ／Ｄ変換器の出力
値と前記Ａ／Ｄ変換器の後の出力値とを比較し、保持さ
れたＡ／Ｄ変換器の出力値よりも、前記Ａ／Ｄ変換器の
後の出力値が所定回数連続して大きいか又は小さい場合
に、ラッチ回路制御手段が前記所定回数目のＡ／Ｄ変換
器の出力値をランチ回路に保持させ、その保持された出
力値をデジタル出力として取り出すようにしたことを特
徴としている。
（ホ）実施例
第１図は、この発明に係るＡ／Ｄ変換器の出方安定化回
路の一実施例の構成を略示したブロック図である。
路の一実施例の構成を略示したブロック図である。
同図において、１０はＡ／Ｄ変換器、２ｏはＡ／Ｄ変換
器１０の出力を保持するラッチ回路、３０はラッチ回路
２０に保持されたＡ／Ｄ変換器１０の出力値とＡ／Ｄ変
換器１０の後の出力値とを比較する比較器、４０ば比較
器３ｏの比較出力を与えられ、保持されたＡ／Ｄ変換器
１ｏの出力値よりも、Ａ／Ｄ変換器１０の後の出力値が
所定回数連続して大きいか又は小さい場合に、前記所定
回数目のＡ／Ｄ変換器の出力値をランチ回路２０に保持
させるランチ回路制御手段、５０はシステムクロックを
与えられ、Ａ／Ｄ変換器１０及びランチ回路制御手段４
Ｇの動作を制御するクロック制御部である。
器１０の出力を保持するラッチ回路、３０はラッチ回路
２０に保持されたＡ／Ｄ変換器１０の出力値とＡ／Ｄ変
換器１０の後の出力値とを比較する比較器、４０ば比較
器３ｏの比較出力を与えられ、保持されたＡ／Ｄ変換器
１ｏの出力値よりも、Ａ／Ｄ変換器１０の後の出力値が
所定回数連続して大きいか又は小さい場合に、前記所定
回数目のＡ／Ｄ変換器の出力値をランチ回路２０に保持
させるランチ回路制御手段、５０はシステムクロックを
与えられ、Ａ／Ｄ変換器１０及びランチ回路制御手段４
Ｇの動作を制御するクロック制御部である。
前記う・７チ回路制御部４０ば、比較器３０から大であ
る信号または小である信号をそれぞれ入力するシフ１〜
レジスク４１及び４２、各シフトレジスタ４１．４２の
出力に基づき、Ａ／Ｄ変換器１０の後の出力値が、保持
された出力値よりも所定回数連続して大きいか小さいか
を判断する連続回数制御部４３及び４４、前記連続回数
制御部４３及び４４からの信号によりラッチパルスをラ
ッチ回路２０に与えるランチパルス発生部４５を含む。
る信号または小である信号をそれぞれ入力するシフ１〜
レジスク４１及び４２、各シフトレジスタ４１．４２の
出力に基づき、Ａ／Ｄ変換器１０の後の出力値が、保持
された出力値よりも所定回数連続して大きいか小さいか
を判断する連続回数制御部４３及び４４、前記連続回数
制御部４３及び４４からの信号によりラッチパルスをラ
ッチ回路２０に与えるランチパルス発生部４５を含む。
次に、上述した構成を備えた実施例の動作について説明
する。
する。
クロック制御部５０は、システムクロックに基づき、Ａ
／Ｄ変換器１０に所定周期の変換開始パルスＳ１を与え
る。Ａ／Ｄ変換器１０は前記周期ごとにアナログ入力を
デジタル値に変換するとともに、変換終了パルスＳ２を
クロック制御部５０に与える。クロック制御部５０は、
変換終了パルスＳ２より若干の時間遅れを伴ってシフト
クロックＳ３をシフトレジスタ４１及び４２に、更に、
前記シフトクロックＳ３よりも若干の時間遅れを伴って
ラッチパルス同期クロックＳ４をラッチパルス発生部４
５にそれぞれ与える。
／Ｄ変換器１０に所定周期の変換開始パルスＳ１を与え
る。Ａ／Ｄ変換器１０は前記周期ごとにアナログ入力を
デジタル値に変換するとともに、変換終了パルスＳ２を
クロック制御部５０に与える。クロック制御部５０は、
変換終了パルスＳ２より若干の時間遅れを伴ってシフト
クロックＳ３をシフトレジスタ４１及び４２に、更に、
前記シフトクロックＳ３よりも若干の時間遅れを伴って
ラッチパルス同期クロックＳ４をラッチパルス発生部４
５にそれぞれ与える。
一方、ラッチ回路２０に保持されたＡ／Ｄ変換器１０の
変換出力Ｓ５は、比較器３０の一方入力として与えられ
るとともに、デジタル出力として取り出される。比較器
３０はＡ／Ｄ変換器１０の後の変換出力Ｓ６と、前記変
換出力Ｓ５とを比較し、例えば、変換出力Ｓ６が変換出
力Ｓ５よりも大きいときに「ＩＪ、小さいときに’ＯＪ
となる比較出力Ｓ７をシフトレジスタ４１に、また、前
記比較出力Ｓ７のコンブリメント出力Ｓ８をシフトレジ
スタ４２にそれぞれ与える。
変換出力Ｓ５は、比較器３０の一方入力として与えられ
るとともに、デジタル出力として取り出される。比較器
３０はＡ／Ｄ変換器１０の後の変換出力Ｓ６と、前記変
換出力Ｓ５とを比較し、例えば、変換出力Ｓ６が変換出
力Ｓ５よりも大きいときに「ＩＪ、小さいときに’ＯＪ
となる比較出力Ｓ７をシフトレジスタ４１に、また、前
記比較出力Ｓ７のコンブリメント出力Ｓ８をシフトレジ
スタ４２にそれぞれ与える。
しかして、連続回数制御部４３及び４４は、シフトレジ
スタ４１及び４２の出力に基づき、保持された変換出力
Ｓ５に対して、新たな変換出力Ｓ６が予め設定された回
数だけ連続して大きいかまたは小さいかを判断する。そ
して、所定回数連続して大または小である場合、前記制
御部４３．４４はラッチパルス発生部４５に制御信号を
与える。
スタ４１及び４２の出力に基づき、保持された変換出力
Ｓ５に対して、新たな変換出力Ｓ６が予め設定された回
数だけ連続して大きいかまたは小さいかを判断する。そ
して、所定回数連続して大または小である場合、前記制
御部４３．４４はラッチパルス発生部４５に制御信号を
与える。
その結果、前記制御信号とランチパルス同期クロックＳ
４のＡＮＤ出力に基づき、ランチパルス発生部４５から
ラッチ回路２０にラッチパルスが与えられ、ラッチ回路
２０に入力している新たな変換出力が保持されることに
より、デジタル出力が変化する。
４のＡＮＤ出力に基づき、ランチパルス発生部４５から
ラッチ回路２０にラッチパルスが与えられ、ラッチ回路
２０に入力している新たな変換出力が保持されることに
より、デジタル出力が変化する。
上述の動作を、６ビツトの変換出力を例に採って更に具
体的に説明する。
体的に説明する。
第２図はＡ／Ｄ変換器の変換出力の変化とそれに対応し
たシフトレジスタの出力及びデジタル出力の変化を示し
た説明図である。
たシフトレジスタの出力及びデジタル出力の変化を示し
た説明図である。
例えば、同図（ａｌに示すようにＡ／Ｄ変換器１０の変
換出力が■〜［相］の順に変化したとしよう。変換出力
■はラッチ回路２０に保持されている。この変換出力■
と後の変換出力の大小が比較される結果、シフトレジス
タ４１．４２には同図（ｂ）、（Ｃ１に示すようなコン
ブリメントの比較出力が順次蓄えられる。
換出力が■〜［相］の順に変化したとしよう。変換出力
■はラッチ回路２０に保持されている。この変換出力■
と後の変換出力の大小が比較される結果、シフトレジス
タ４１．４２には同図（ｂ）、（Ｃ１に示すようなコン
ブリメントの比較出力が順次蓄えられる。
ここで、例えば、連続回数制御部４３．４４に予め連続
回数を’３Ｊと設定したとすると、変換出力■〜■は保
持されている変換出力■よりも連続して３回大きいから
、３回目の変換出力■が新たに保持される。その結果、
同図（ｄ）に示すように、デジタル出力は始めの’ １
００１００ Ｊから’ １０１０００ Ｊに変化する。
回数を’３Ｊと設定したとすると、変換出力■〜■は保
持されている変換出力■よりも連続して３回大きいから
、３回目の変換出力■が新たに保持される。その結果、
同図（ｄ）に示すように、デジタル出力は始めの’ １
００１００ Ｊから’ １０１０００ Ｊに変化する。
以後同様に、変換出力■と次の変換出力とが比較される
。しかして、変換出力［相］のときに、変換出力■より
連続して３回小さくなるから、変換出力０が保持され、
新たなデジタル値「１００１１１ Ｊが出力される。
。しかして、変換出力［相］のときに、変換出力■より
連続して３回小さくなるから、変換出力０が保持され、
新たなデジタル値「１００１１１ Ｊが出力される。
同図（ｅ）は、このような変換出力■〜［相］の変化（
破線で図示）と、デジタル出力の変化（実線で図示）と
を示している。同図より、変換出力の変化に比較して、
デジタル出力はたいへん安定していることが判る。
破線で図示）と、デジタル出力の変化（実線で図示）と
を示している。同図より、変換出力の変化に比較して、
デジタル出力はたいへん安定していることが判る。
（へ）効果
この発明に係るＡ／Ｄ変換器の出力安定化回路は、保持
された変換出力と次の変換出力を比較し、保持された変
換出力よりも次の変換出力が所定回数連続して大または
小なるときに初めて、所定回数目の変換出力を新たなデ
ジタル出力とするものであるから、Ａ／Ｄ変換器の量子
化ノイズに対してデジタル出力は安定しており、また、
連続回数の数値を適宜に設定することにより、Ａ／Ｄ変
換器の真の出力変化にも実用上問題なく追随できるもの
である。
された変換出力と次の変換出力を比較し、保持された変
換出力よりも次の変換出力が所定回数連続して大または
小なるときに初めて、所定回数目の変換出力を新たなデ
ジタル出力とするものであるから、Ａ／Ｄ変換器の量子
化ノイズに対してデジタル出力は安定しており、また、
連続回数の数値を適宜に設定することにより、Ａ／Ｄ変
換器の真の出力変化にも実用上問題なく追随できるもの
である。
第１図は、この発明に係るＡ／Ｄ変換器の出力安定化回
路の一実施例の構成を略示したブロック図、第２図はＡ
／Ｄ変換器の変換出力の変化とそれに対応したシフトレ
ジスタの出力及びデジタル出力の変化を示した説明図で
ある。 １０・・・Ａ／Ｄ変換器、２０・・・ランチ回路、３０
・・・比較器、４０・・・ランチ回路制御手段、４１．
４２・・・シフトレジスタ、４３．４４・・・連続回数
制御部、４５・・・ランチパルス発生部、５０・・・ク
ロック制御部。 特許出願人 株式会社 島津製作所 代理人 弁理士 大 西 孝 治
路の一実施例の構成を略示したブロック図、第２図はＡ
／Ｄ変換器の変換出力の変化とそれに対応したシフトレ
ジスタの出力及びデジタル出力の変化を示した説明図で
ある。 １０・・・Ａ／Ｄ変換器、２０・・・ランチ回路、３０
・・・比較器、４０・・・ランチ回路制御手段、４１．
４２・・・シフトレジスタ、４３．４４・・・連続回数
制御部、４５・・・ランチパルス発生部、５０・・・ク
ロック制御部。 特許出願人 株式会社 島津製作所 代理人 弁理士 大 西 孝 治
Claims (1)
- （１）Ａ／Ｄ変換器、ランチ回路、比較器及びランチ回
路制御手段を備え、ランチ回路に保持されたＡ／Ｄ変換
器の出力値と前記Ａ／Ｄ変換器の後の出力値とを比較し
、保持されたＡ／Ｄ変換器の出力値よりも、前記Ａ／Ｄ
変換器の後の出力値が所定回数連続して大きいか又は小
さい場合に、ランチ回路制御手段が前記所定回数目のＡ
／Ｄ変換器の出力値をランチ回路に保持させ、その保持
された出力値をデジタル出力として取り出すようにした
ことを特徴とするＡ／Ｄ変換器の出力安定化回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13981183A JPS6031313A (ja) | 1983-07-30 | 1983-07-30 | Ａ／ｄ変換器の出力安定化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13981183A JPS6031313A (ja) | 1983-07-30 | 1983-07-30 | Ａ／ｄ変換器の出力安定化回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6031313A true JPS6031313A (ja) | 1985-02-18 |
Family
ID=15253993
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13981183A Pending JPS6031313A (ja) | 1983-07-30 | 1983-07-30 | Ａ／ｄ変換器の出力安定化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6031313A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02104128A (ja) * | 1988-10-13 | 1990-04-17 | Sony Corp | 量子化変動防止装置 |
-
1983
- 1983-07-30 JP JP13981183A patent/JPS6031313A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02104128A (ja) * | 1988-10-13 | 1990-04-17 | Sony Corp | 量子化変動防止装置 |
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