JPS603154A - 増幅ゲ−ト型サイリスタ - Google Patents
増幅ゲ−ト型サイリスタInfo
- Publication number
- JPS603154A JPS603154A JP58111174A JP11117483A JPS603154A JP S603154 A JPS603154 A JP S603154A JP 58111174 A JP58111174 A JP 58111174A JP 11117483 A JP11117483 A JP 11117483A JP S603154 A JPS603154 A JP S603154A
- Authority
- JP
- Japan
- Prior art keywords
- electrode film
- cathode electrode
- contact
- auxiliary cathode
- additional
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
- H10D64/233—Cathode or anode electrodes for thyristors
Landscapes
- Thyristors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は増幅ゲート型サイリスタの電極構造に関するも
のである。
のである。
サイリスタの高速化を目的として開発された増幅ゲ・−
ト型サイリスクは、さらに臨界電流上昇率などの特性向
上の／ζめ、複雑な電極形状をとるものが多くなってい
る。そのような増幅ゲート型サイリスク素子の表面形状
を表わす例を第１図に主要部に斜線を入れた平面図で示
し、第２図には第１図のＡ−Ａ部拡大断面図を示す、第
１図、第２図において、半導体基板１は主表面に複雑な
補助カソード電極膜２と、主カソード電極膜３とを備え
ている。４はゲート電極膜である。さらに、との主カソ
ード電極膜３の上には第３図に示すごとく、平滑な面を
もった導電性金属の接触電極板５が当接される。このよ
うなサイリスク素子が、正常な増幅ゲート動作を維持す
るためには、補助カソード電極膜２と、接触電極板５と
が短絡してはならない。補助カソード電極膜２と接触電
極板５とが電気的に短絡されない配置とするだめの手段
は、第２図、または第３図かられかるが例えば、半導体
基板１の主表面が凹凸面をもつように、薬品等を用いて
、エツチング加工によシ段差を形成し、半導体基板１の
凹部に例えば了ルミ蒸着膜からなる補助カソード電極膜
２と、半導体基板ｌの最外表面に同じくアルミ蒸着膜か
らなる主カソード電＆膜３を設けることによシ行われる
。このようにして半導体基板１の主表面に設けた凹凸面
の高低差によシ、補助カソード電極膜２と接触電極板５
との間に空間絶縁部が生じ、補助カソード電極膜２は、
接触電極板５に当接している主カソード電極膜３と電気
的絶縁状態が保たれ、増幅ゲート動作が行われるのであ
る。
ト型サイリスクは、さらに臨界電流上昇率などの特性向
上の／ζめ、複雑な電極形状をとるものが多くなってい
る。そのような増幅ゲート型サイリスク素子の表面形状
を表わす例を第１図に主要部に斜線を入れた平面図で示
し、第２図には第１図のＡ−Ａ部拡大断面図を示す、第
１図、第２図において、半導体基板１は主表面に複雑な
補助カソード電極膜２と、主カソード電極膜３とを備え
ている。４はゲート電極膜である。さらに、との主カソ
ード電極膜３の上には第３図に示すごとく、平滑な面を
もった導電性金属の接触電極板５が当接される。このよ
うなサイリスク素子が、正常な増幅ゲート動作を維持す
るためには、補助カソード電極膜２と、接触電極板５と
が短絡してはならない。補助カソード電極膜２と接触電
極板５とが電気的に短絡されない配置とするだめの手段
は、第２図、または第３図かられかるが例えば、半導体
基板１の主表面が凹凸面をもつように、薬品等を用いて
、エツチング加工によシ段差を形成し、半導体基板１の
凹部に例えば了ルミ蒸着膜からなる補助カソード電極膜
２と、半導体基板ｌの最外表面に同じくアルミ蒸着膜か
らなる主カソード電＆膜３を設けることによシ行われる
。このようにして半導体基板１の主表面に設けた凹凸面
の高低差によシ、補助カソード電極膜２と接触電極板５
との間に空間絶縁部が生じ、補助カソード電極膜２は、
接触電極板５に当接している主カソード電極膜３と電気
的絶縁状態が保たれ、増幅ゲート動作が行われるのであ
る。
しかしながら、このような構造をとっているために必然
的に生ずる欠点は、半導体基板１の主表面に形成される
四部の深さ寸法を０．０２±００１端程度に制御し々け
ればならないという加工上の困難さを伴うことである。
的に生ずる欠点は、半導体基板１の主表面に形成される
四部の深さ寸法を０．０２±００１端程度に制御し々け
ればならないという加工上の困難さを伴うことである。
なぜならば、との深さが深すぎると、通常は拡散によっ
て形成しであるｎエミッタまたはｐベースの濃度低下に
よる接触抵抗の増加、シート抵抗の増加のため、このサ
イリスタ素子の特性の劣化を招くからである。一方、凹
部の深さが規定寸法よシ浅すぎた場合には、第４図に示
すように補助カソード電極膜２に、ホトエツチングの精
度の悪さなどに起因して突起部６が生じた場合などに、
この突起部６が接触電極板５に接触してしまうことがあ
ｐｌその結果補助カソード電極膜２と主カソード電極月
々３との電気的な短絡を生じ、増幅ゲート動作が得られ
なくなる。
て形成しであるｎエミッタまたはｐベースの濃度低下に
よる接触抵抗の増加、シート抵抗の増加のため、このサ
イリスタ素子の特性の劣化を招くからである。一方、凹
部の深さが規定寸法よシ浅すぎた場合には、第４図に示
すように補助カソード電極膜２に、ホトエツチングの精
度の悪さなどに起因して突起部６が生じた場合などに、
この突起部６が接触電極板５に接触してしまうことがあ
ｐｌその結果補助カソード電極膜２と主カソード電極月
々３との電気的な短絡を生じ、増幅ゲート動作が得られ
なくなる。
また、第５図に示したように半導体基板１の主表面に設
けた四部に製造工程中に金属微粒子などの異物７が混入
した場合にも、この導電性の異物７を介して、補助カソ
ード電極２と接触電極板５が接触して、上の場合と同じ
ように増幅ゲート動作が得られない。
けた四部に製造工程中に金属微粒子などの異物７が混入
した場合にも、この導電性の異物７を介して、補助カソ
ード電極２と接触電極板５が接触して、上の場合と同じ
ように増幅ゲート動作が得られない。
本発明は上述の欠点を除去して、確実な増幅ゲート動作
の得られる電極渦造とした増幅ゲート型サイリスタを提
供するものである。
の得られる電極渦造とした増幅ゲート型サイリスタを提
供するものである。
本発明は増幅ゲート型サイリスク素子において主カソー
ド電極膜を補助カソード電極膜よシ厚くすることにょシ
補助カソード電極膜と接触を杉板との短絡を防止して、
上記の目的を達成させるものである。
ド電極膜を補助カソード電極膜よシ厚くすることにょシ
補助カソード電極膜と接触を杉板との短絡を防止して、
上記の目的を達成させるものである。
以下本発明を図面にもとづいて説明する。第６図に本発
明による電極膜構成の一例を、第２図と同じ個所の増幅
ゲート型サイリスクの断面図で示す。第２図と同一符号
は同一名称をもって表しであるＣ第６図において、主カ
ソード電極膜３上に付加電極膜８が設けられているのに
対し、補助カソード電極２上には付加電極膜を欠くだめ
接触電極板５を付加電極膜８に接触させたとき、補助カ
ソード電極膜２は付加電極膜８の厚さ分だけ接触電極板
５との距離が大きくなるので接触電極板５との短絡が起
らない。主カソード電極膜の厚さは通常２０〜３０μｍ
でちるから、付加電極膜８の厚さを２０〜１００μｍ程
度とすれば、たとえ第４図。
明による電極膜構成の一例を、第２図と同じ個所の増幅
ゲート型サイリスクの断面図で示す。第２図と同一符号
は同一名称をもって表しであるＣ第６図において、主カ
ソード電極膜３上に付加電極膜８が設けられているのに
対し、補助カソード電極２上には付加電極膜を欠くだめ
接触電極板５を付加電極膜８に接触させたとき、補助カ
ソード電極膜２は付加電極膜８の厚さ分だけ接触電極板
５との距離が大きくなるので接触電極板５との短絡が起
らない。主カソード電極膜の厚さは通常２０〜３０μｍ
でちるから、付加電極膜８の厚さを２０〜１００μｍ程
度とすれば、たとえ第４図。
第５図に示したようなことが生じたとしても、補助カソ
ード電極膜２と接触電極板５とは短絡することがない。
ード電極膜２と接触電極板５とは短絡することがない。
したがってこのサイリスタ素子はＪ曽幅ゲート動作が正
常に行われる。
常に行われる。
この付加電極膜８は導電性の良好な金属であればはじめ
に形成した主カソード電極膜３と利質が同じでもよいし
違ってもよい。第６図の栴成を形づくる具体的な方法と
しては、第１の方法として第７図に示すマスク９を通し
ての選択蒸着法や選択ＣＶＤ法を用いることができる。
に形成した主カソード電極膜３と利質が同じでもよいし
違ってもよい。第６図の栴成を形づくる具体的な方法と
しては、第１の方法として第７図に示すマスク９を通し
ての選択蒸着法や選択ＣＶＤ法を用いることができる。
ｉだ非電導性のマスクを密着させての一気化学的な選択
析出法を適用してもよい。一般にこれらの選択的な形成
法は形成した皮膜の寸法精度が余シ高くはできないが主
カソード電極膜３を精度良く形成してあれば付加電極膜
８の精度はそれ程高いことを必要とせず、これらの選択
的な形成法で十分である。
析出法を適用してもよい。一般にこれらの選択的な形成
法は形成した皮膜の寸法精度が余シ高くはできないが主
カソード電極膜３を精度良く形成してあれば付加電極膜
８の精度はそれ程高いことを必要とせず、これらの選択
的な形成法で十分である。
もち論よシ高精度な方法としてはホトエツチング技術の
適用が考えられる。すなわち、第２の方法はホトエツチ
ング技術を用いたとき主力ンード電極膜に付加する金属
層は素子表面の全面に成長するのであるが、その成長前
にホトレジストを不要部分には残して置き付加された金
属層の成長後にその不要部分に被着した金属層をホトレ
ジストとともに除去する方法であシ、第３の方法として
ホトレジスト技術では最も普通に付加された金稙層の成
長後にホトエッチにょｐ、必要部分すなわち主力ンード
電極部分の付加金属層だけを残す方法がある。
適用が考えられる。すなわち、第２の方法はホトエツチ
ング技術を用いたとき主力ンード電極膜に付加する金属
層は素子表面の全面に成長するのであるが、その成長前
にホトレジストを不要部分には残して置き付加された金
属層の成長後にその不要部分に被着した金属層をホトレ
ジストとともに除去する方法であシ、第３の方法として
ホトレジスト技術では最も普通に付加された金稙層の成
長後にホトエッチにょｐ、必要部分すなわち主力ンード
電極部分の付加金属層だけを残す方法がある。
上記のような方法を用いて主カソード電極３の±に付加
電極膜８を形成して補助カソード％ｉ、枠Ｂ？セ２と接
触電極板５との間に絶縁空間を設けることによシ、補助
カソード電極膜と接触電極板との短終を回避でき、増幅
ゲート動作が正常に行われるようになる。
電極膜８を形成して補助カソード％ｉ、枠Ｂ？セ２と接
触電極板５との間に絶縁空間を設けることによシ、補助
カソード電極膜と接触電極板との短終を回避でき、増幅
ゲート動作が正常に行われるようになる。
以上説明したごとく本発明によれば半導体基板の主表向
に極めて面倒な、しかも深さ制御が困蛯な凹部を形成す
るための加工が不要となシ、従来方法よシ加工精度の自
由度の大きい被膜形成法の採用によって従来の増幅ゲー
ト型サイリスタに比べて補助カソード電極膜と接触電極
板との間に大きな絶縁空間部を形成することができるの
で短絡を生ずることなく、本発明による増巾ゲート型サ
イリスタは信頼度もさらに向上するという大きな効果を
挙げることができる。
に極めて面倒な、しかも深さ制御が困蛯な凹部を形成す
るための加工が不要となシ、従来方法よシ加工精度の自
由度の大きい被膜形成法の採用によって従来の増幅ゲー
ト型サイリスタに比べて補助カソード電極膜と接触電極
板との間に大きな絶縁空間部を形成することができるの
で短絡を生ずることなく、本発明による増巾ゲート型サ
イリスタは信頼度もさらに向上するという大きな効果を
挙げることができる。
第１図は増幅ゲート型サイリスタの電極構造の平角」図
、第２図は同じく部分断面図、第３図は接触電極板をψ
ｊＩＩえた断面図、第４図、第５図は電極の短絡状態を
示した断面図、第６図は本発明による電極構造の増幅ゲ
ート型サイリスタの断面図。 第７図は付加電極膜を選択形成するだめの配置図である
。 １、半導体基板 ２．補助カソード電極膜３．主カソー
ド電極膜 ４．ゲート電極１ｑ ５．接触電極板 ６゜
補助カソード電極膜の突起部 ７．導電性の異物８、付
加電極膜 ９．付加電極膜選択形成のだめの７２２図
１ ７ｊ図 ］
、第２図は同じく部分断面図、第３図は接触電極板をψ
ｊＩＩえた断面図、第４図、第５図は電極の短絡状態を
示した断面図、第６図は本発明による電極構造の増幅ゲ
ート型サイリスタの断面図。 第７図は付加電極膜を選択形成するだめの配置図である
。 １、半導体基板 ２．補助カソード電極膜３．主カソー
ド電極膜 ４．ゲート電極１ｑ ５．接触電極板 ６゜
補助カソード電極膜の突起部 ７．導電性の異物８、付
加電極膜 ９．付加電極膜選択形成のだめの７２２図
１ ７ｊ図 ］
Claims (1)
- １）半導体基板の主表面の同一平面上に設けられたサイ
リスク電極膜および該主サイリスタ電極膜よ！ｌｌＲい
補助サイリスタ電極膜と、前記主サイリスタ電極膜のみ
に接触する接触電極板とを有することを特徴とする増幅
ゲート壓サイリスタ０
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58111174A JPS603154A (ja) | 1983-06-21 | 1983-06-21 | 増幅ゲ−ト型サイリスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58111174A JPS603154A (ja) | 1983-06-21 | 1983-06-21 | 増幅ゲ−ト型サイリスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS603154A true JPS603154A (ja) | 1985-01-09 |
Family
ID=14554356
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58111174A Pending JPS603154A (ja) | 1983-06-21 | 1983-06-21 | 増幅ゲ−ト型サイリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS603154A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6289360A (ja) * | 1985-10-15 | 1987-04-23 | シ−メンス、アクチエンゲゼルシヤフト | 電力用サイリスタ |
-
1983
- 1983-06-21 JP JP58111174A patent/JPS603154A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6289360A (ja) * | 1985-10-15 | 1987-04-23 | シ−メンス、アクチエンゲゼルシヤフト | 電力用サイリスタ |
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