JPS6032214B2 - 入出力制御システムの試験方式 - Google Patents
入出力制御システムの試験方式Info
- Publication number
- JPS6032214B2 JPS6032214B2 JP53162739A JP16273978A JPS6032214B2 JP S6032214 B2 JPS6032214 B2 JP S6032214B2 JP 53162739 A JP53162739 A JP 53162739A JP 16273978 A JP16273978 A JP 16273978A JP S6032214 B2 JPS6032214 B2 JP S6032214B2
- Authority
- JP
- Japan
- Prior art keywords
- request signal
- memory request
- channel
- counter
- generating means
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】
本発明は、チャネル制御装置を有する入出力制御システ
ムにおいて、チャネル制御装置インタフェィスの負荷を
任意に増大できるようになった入出力制御システムの試
験方式に関するものである。
ムにおいて、チャネル制御装置インタフェィスの負荷を
任意に増大できるようになった入出力制御システムの試
験方式に関するものである。
コンピュータの論理障害の大半は、チャネルで発生する
。
。
チャネルの場合、各チャネルの動作状態がランダムであ
り、多数のチャネルが同時動作する状態が起るのは確率
的に低く、このような状態でのみ発生する論理障害を事
前に除去して置くことは非常に困難である。従来、試作
システムを大規模構成にして多数のジョブを同時に流す
などして上記のような論理障害の除去を図って釆たが、
現実には製品を出荷したのち、月に１度か２度起る間欠
障害として現われ、また再現性に乏しいため、原因追求
にも長期間を要している。本発明は、上記の考察にもと
づくものであって、擬似チャネルを用いてソフトウェア
とは独立に負荷を人工的に極端に増加させ、実際には月
に１度か２度起る事象を毎分発生させ、試作テストの段
階で上記ような論理障害を除去できる入出力制御システ
ムの試験方式を提供することを目的としている。そして
そのため本発明の入出力制御システムの試験方式は、チ
ャネル制御装置にチャネル装置および擬似チャネル装置
を後続して試験を行う入出力制御システムの試験方式で
あって、上記擬似チャネル装置は、上記チャネル制御装
置に対してメモリ要求信号を送出するメモリ要求信号発
生手段と、カウンタ手段と、上記〆モリ要求信号発生手
段がメモリ要求信号を送出している期間は上記チャネル
制御装置から送られて来る上記〆モリ要求信号に対する
メモリ・アクセス終了信号の回数を上記カウンタ手段に
計数させ上記〆モリ要求信号発生手段がメモリ要求信号
を送出していない期間はクロツクの回数を上記カウンタ
手段に計数させる功替手段とを具備し、且つ上記カゥン
タ手段によって計数された上記〆モリ・アクセス終了信
号の回数が第１の設定値になった時に上記〆モリ要求信
号発生手段がメモリ要求信号の送出を停止し、上記カウ
ンタ手段によって計数されたクロックの回数が第２の設
定値になった時に上記〆モリ要求信号発生手段がメモリ
要求信号の送出を開始すると共に、上記第１の設定値お
よび第２の設定値が変更可能なように構成されているこ
とを特徴とするものである。以下、本発明を図面を参照
しつつ説明する。第１図は本発明の１実施例のブロック
図、第２図は擬似チャネルの１例の概要を示すブロック
図、第３図は本発明の動作を説明するタイムチャートで
ある。
り、多数のチャネルが同時動作する状態が起るのは確率
的に低く、このような状態でのみ発生する論理障害を事
前に除去して置くことは非常に困難である。従来、試作
システムを大規模構成にして多数のジョブを同時に流す
などして上記のような論理障害の除去を図って釆たが、
現実には製品を出荷したのち、月に１度か２度起る間欠
障害として現われ、また再現性に乏しいため、原因追求
にも長期間を要している。本発明は、上記の考察にもと
づくものであって、擬似チャネルを用いてソフトウェア
とは独立に負荷を人工的に極端に増加させ、実際には月
に１度か２度起る事象を毎分発生させ、試作テストの段
階で上記ような論理障害を除去できる入出力制御システ
ムの試験方式を提供することを目的としている。そして
そのため本発明の入出力制御システムの試験方式は、チ
ャネル制御装置にチャネル装置および擬似チャネル装置
を後続して試験を行う入出力制御システムの試験方式で
あって、上記擬似チャネル装置は、上記チャネル制御装
置に対してメモリ要求信号を送出するメモリ要求信号発
生手段と、カウンタ手段と、上記〆モリ要求信号発生手
段がメモリ要求信号を送出している期間は上記チャネル
制御装置から送られて来る上記〆モリ要求信号に対する
メモリ・アクセス終了信号の回数を上記カウンタ手段に
計数させ上記〆モリ要求信号発生手段がメモリ要求信号
を送出していない期間はクロツクの回数を上記カウンタ
手段に計数させる功替手段とを具備し、且つ上記カゥン
タ手段によって計数された上記〆モリ・アクセス終了信
号の回数が第１の設定値になった時に上記〆モリ要求信
号発生手段がメモリ要求信号の送出を停止し、上記カウ
ンタ手段によって計数されたクロックの回数が第２の設
定値になった時に上記〆モリ要求信号発生手段がメモリ
要求信号の送出を開始すると共に、上記第１の設定値お
よび第２の設定値が変更可能なように構成されているこ
とを特徴とするものである。以下、本発明を図面を参照
しつつ説明する。第１図は本発明の１実施例のブロック
図、第２図は擬似チャネルの１例の概要を示すブロック
図、第３図は本発明の動作を説明するタイムチャートで
ある。
第１図、第２図において、１は主メモリ、２は中央処理
装置、３はチャネル制御装置、４はマルチプレクサ・チ
ャネル、５はブロック・マルチブレクサ・チャネル、６
は磁気テープ・プロセッサ、７はインテグレーテツド・
ファイル・プロセッサ、８は擬似チャネル、９はカード
・リーダ、１０はライン・プリンタ、１１は磁気テープ
・コントローラ、１２はデイスク／ぐツク・コントロー
ラ、１３はカウンタ、１４もカウンタ、１５は功替器、
１６はフリツプ・フロツプ、１７と１８は設定器、ＭＲ
Ｑはメモリ要求信号、ＭＥＮＤはメモリ・アクセス終了
信号、ＳＬＣＴはセレクト信号をそれぞれ示している。
装置、３はチャネル制御装置、４はマルチプレクサ・チ
ャネル、５はブロック・マルチブレクサ・チャネル、６
は磁気テープ・プロセッサ、７はインテグレーテツド・
ファイル・プロセッサ、８は擬似チャネル、９はカード
・リーダ、１０はライン・プリンタ、１１は磁気テープ
・コントローラ、１２はデイスク／ぐツク・コントロー
ラ、１３はカウンタ、１４もカウンタ、１５は功替器、
１６はフリツプ・フロツプ、１７と１８は設定器、ＭＲ
Ｑはメモリ要求信号、ＭＥＮＤはメモリ・アクセス終了
信号、ＳＬＣＴはセレクト信号をそれぞれ示している。
擬似チャネル８はチャネル制御装置３に対してメモリ要
求信号を送出するものである。チャネル制御装置３とチ
ャネルとの間のインタフェイス線には、要求信号線や応
答信号線、データバス線、機能線などがあるが、擬似チ
ャネル８は主としてＭ旧Ｑの送出および機能線上の制御
を行う機能、ＳＬＣＴ信号を受ける機能、ＭＥＮＤ信号
を受ける機能のみを有している。擬似チャネルはデータ
バス線を使用していない。擬似チャネルはつねに主〆モ
リ１の第０番地のアドレスを示し、機能線のオープンは
要求がリードであることを示している。また、擬似チャ
ネル８は１／０装置を制御する機能を備えていない。第
２図は擬似チャネル８の概要を示すブロック図である。
求信号を送出するものである。チャネル制御装置３とチ
ャネルとの間のインタフェイス線には、要求信号線や応
答信号線、データバス線、機能線などがあるが、擬似チ
ャネル８は主としてＭ旧Ｑの送出および機能線上の制御
を行う機能、ＳＬＣＴ信号を受ける機能、ＭＥＮＤ信号
を受ける機能のみを有している。擬似チャネルはデータ
バス線を使用していない。擬似チャネルはつねに主〆モ
リ１の第０番地のアドレスを示し、機能線のオープンは
要求がリードであることを示している。また、擬似チャ
ネル８は１／０装置を制御する機能を備えていない。第
２図は擬似チャネル８の概要を示すブロック図である。
先ず、フリツプ・フロップ１６がリセットされ、カウン
タ１３に設定器１７の内容がセットされ、カウンタ１４
に設定器１８の内容がセットされ、切替器１ ５がＭ伍
ＮＤ側に倒されていると仮定する。カウンタ１３と１４
は、例えば１６進のプログラマブル・アップ・カウンタ
である。フリツプ・フロツプ１６がリセットされると、
Ｍ旧Ｑ信号が送出される。チャネル制御装置３はＭ旧Ｑ
信号を受取るとＳＬＣＴ信号を送出する。この場合、Ｓ
ＬＣＴ信号は何等の効果も生じない。チャネル制御装置
３は、ＳＬＣＴ信号の送出後主メモリ１の第０番地をリ
ードし、データが準備できると、ＭＥＮＤ信号を擬似チ
ャネル８へ送出する。Ｍ旧ＮＤ信号を受信すると、カウ
ンタ１ ３の内容は十１３れる。ＭＲＱ信号が上ってい
るので、チャネル制御装置３は再びＳＬＣＴ信号および
ＭＥＮＤ信号を送出する。カウンター３の内容が最大値
に達すると、信号綱，上に論理「１」信号が生じ、ＳＬ
ＣＴ信号が存在することを条件として、フリップ・フロ
ツプはセットされ、これによりＭ旧Ｑ信号がオフされ、
切替器１５はクロツク側に倒される。クロックが入力さ
れると、カウンタ１３の内容は数値“０”となり、クロ
ックが入力される毎にその内容は十１される。カウンタ
１３の内容が最大値“１５’’に達すると、信号線１，
に論理「１」が発生し、カウンタ１４の内容が十１３れ
る。即ち、カゥンタ１４の内容は、カウンタ１３が１針
圏のクロックを計数する毎に十１される。カウンタ１４
が最大値に達すると、信号線１２に論理「１」が生じ、
フリッブ・フロップ１６がリセットされ、これと同時に
、設定器１７，１８の内容がそれぞれカウンタ１３，１
４にセットされる。設定器１７，１８の内容は、任意に
設定できる。第３図は本発明の動作を説明するタイムチ
ャートである。第３図において、Ｔ，は擬似チャネル８
がＣＨＣィンタフェィスを専有している時間、Ｌは専有
していない時間を示している。擬似チャネル８がＣＨＣ
ィンタフェイスを専有しているとき、ＭＸＣチャネル１
が要求を点線で示すように発行しても、この要求は待た
され、実線で示す時点でその，要求が受入れられる。Ｍ
ＴＰチャネル、ＩＦＰチャネル、ＢＭＣチャネルについ
ても同様である。このため、全体のメモリへのアクセス
は、擬似チャネル８の存在しないときの全体のメモリへ
のアクセスに比べて著しく増加させることが出来る。以
上の説明から明らかなように、本発明によれば、入出力
制御システムの試験を完全に行うことが出釆る。
タ１３に設定器１７の内容がセットされ、カウンタ１４
に設定器１８の内容がセットされ、切替器１ ５がＭ伍
ＮＤ側に倒されていると仮定する。カウンタ１３と１４
は、例えば１６進のプログラマブル・アップ・カウンタ
である。フリツプ・フロツプ１６がリセットされると、
Ｍ旧Ｑ信号が送出される。チャネル制御装置３はＭ旧Ｑ
信号を受取るとＳＬＣＴ信号を送出する。この場合、Ｓ
ＬＣＴ信号は何等の効果も生じない。チャネル制御装置
３は、ＳＬＣＴ信号の送出後主メモリ１の第０番地をリ
ードし、データが準備できると、ＭＥＮＤ信号を擬似チ
ャネル８へ送出する。Ｍ旧ＮＤ信号を受信すると、カウ
ンタ１ ３の内容は十１３れる。ＭＲＱ信号が上ってい
るので、チャネル制御装置３は再びＳＬＣＴ信号および
ＭＥＮＤ信号を送出する。カウンター３の内容が最大値
に達すると、信号綱，上に論理「１」信号が生じ、ＳＬ
ＣＴ信号が存在することを条件として、フリップ・フロ
ツプはセットされ、これによりＭ旧Ｑ信号がオフされ、
切替器１５はクロツク側に倒される。クロックが入力さ
れると、カウンタ１３の内容は数値“０”となり、クロ
ックが入力される毎にその内容は十１される。カウンタ
１３の内容が最大値“１５’’に達すると、信号線１，
に論理「１」が発生し、カウンタ１４の内容が十１３れ
る。即ち、カゥンタ１４の内容は、カウンタ１３が１針
圏のクロックを計数する毎に十１される。カウンタ１４
が最大値に達すると、信号線１２に論理「１」が生じ、
フリッブ・フロップ１６がリセットされ、これと同時に
、設定器１７，１８の内容がそれぞれカウンタ１３，１
４にセットされる。設定器１７，１８の内容は、任意に
設定できる。第３図は本発明の動作を説明するタイムチ
ャートである。第３図において、Ｔ，は擬似チャネル８
がＣＨＣィンタフェィスを専有している時間、Ｌは専有
していない時間を示している。擬似チャネル８がＣＨＣ
ィンタフェイスを専有しているとき、ＭＸＣチャネル１
が要求を点線で示すように発行しても、この要求は待た
され、実線で示す時点でその，要求が受入れられる。Ｍ
ＴＰチャネル、ＩＦＰチャネル、ＢＭＣチャネルについ
ても同様である。このため、全体のメモリへのアクセス
は、擬似チャネル８の存在しないときの全体のメモリへ
のアクセスに比べて著しく増加させることが出来る。以
上の説明から明らかなように、本発明によれば、入出力
制御システムの試験を完全に行うことが出釆る。
第１図は本発明の１実施例のブロック図、第２図は擬似
チャネルの概要を示すブロック図、第３図は本発明の動
作を説明するタイムチャートである。 １・・・・・・主メモリ、２・・・・・・中央処理装置
、３…・・・チャネル制御装置、４・・・・・・マルチ
プレクサ・チャネル、５……フロツク・マルチプレクサ
・チヤネル、６・・・・・・磁気テープ・プロセッサ、
７・・…・ィンテグレーテツド・ファイル・プロセッサ
、８……擬似チャネル、９…・・・カード・リーダ、１
０・・…・ライン・プリンタ、１１・・・・・・磁気テ
ープ・コントローラ、１２……デイスクバツク・コント
ローラ、１３と１４・・…・カウンタ、１５・・・・・
・切替器、１６……フリツプ・フロツプ、１７と１８…
…設定器。 うト１ 凶 了２脚 矛３脚
チャネルの概要を示すブロック図、第３図は本発明の動
作を説明するタイムチャートである。 １・・・・・・主メモリ、２・・・・・・中央処理装置
、３…・・・チャネル制御装置、４・・・・・・マルチ
プレクサ・チャネル、５……フロツク・マルチプレクサ
・チヤネル、６・・・・・・磁気テープ・プロセッサ、
７・・…・ィンテグレーテツド・ファイル・プロセッサ
、８……擬似チャネル、９…・・・カード・リーダ、１
０・・…・ライン・プリンタ、１１・・・・・・磁気テ
ープ・コントローラ、１２……デイスクバツク・コント
ローラ、１３と１４・・…・カウンタ、１５・・・・・
・切替器、１６……フリツプ・フロツプ、１７と１８…
…設定器。 うト１ 凶 了２脚 矛３脚
Claims (1)
- １ チヤネル制御装置にチヤネル装置および擬似チヤネ
ル装置を接続して試験を行う入出力制御システムの試験
方式であつて、上記擬似チヤネル装置は、上記チヤネル
制御装置に対してメモリ要求信号を送出するメモリ要求
信号発生手段と、カウンタ手段と、上記メモリ要求信号
発生手段がメモリ要求信号を送出している期間は上記チ
ヤネル制御装置から送られて来る上記メモリ要求信号に
対するメモリ・アクセス終了信号の回数を上記カウンタ
手段に計数させ上記メモリ要求信号発生手段がメモリ要
求信号を送出していない期間はクロツクの回数を上記カ
ウンタ手段に計数させる切替手段とを具備し、且つ上記
カウンタ手段によつて計数された上記メモリ・アクセス
終了信号の回数が第１の設定値になつた時に上記メモリ
要求信号発生手段がメモリ要求信号の送出を停止し、上
記カウンタ手段によつて計数されたクロツクの回数が第
２の設定値になつた時に上記メモリ要求信号発生手段が
メモリ要求信号の送出を開始すると共に、上記第１の設
定値および第２の設定値が変更可能なように構成されて
いることを特徴とする入出力制御システムの試験方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53162739A JPS6032214B2 (ja) | 1978-12-27 | 1978-12-27 | 入出力制御システムの試験方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53162739A JPS6032214B2 (ja) | 1978-12-27 | 1978-12-27 | 入出力制御システムの試験方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5588148A JPS5588148A (en) | 1980-07-03 |
| JPS6032214B2 true JPS6032214B2 (ja) | 1985-07-26 |
Family
ID=15760333
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53162739A Expired JPS6032214B2 (ja) | 1978-12-27 | 1978-12-27 | 入出力制御システムの試験方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6032214B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63158809U (ja) * | 1987-04-08 | 1988-10-18 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5933524A (ja) * | 1982-08-20 | 1984-02-23 | Fujitsu Ltd | 過負荷制御方式 |
| JPS60144851A (ja) * | 1983-12-30 | 1985-07-31 | Fujitsu Ltd | チヤネル制御装置 |
| JPS62206648A (ja) * | 1986-03-07 | 1987-09-11 | Fujitsu Ltd | チャネル処理装置 |
| JP2006338484A (ja) * | 2005-06-03 | 2006-12-14 | Sony Corp | バス負荷試験装置およびそれを備えた処理システム |
-
1978
- 1978-12-27 JP JP53162739A patent/JPS6032214B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63158809U (ja) * | 1987-04-08 | 1988-10-18 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5588148A (en) | 1980-07-03 |
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