JPS6032227B2 - 定数記憶制御方式 - Google Patents

Description

【発明の詳細な説明】 本発明は、例えば、括弧計算機館等を有する小型電子式
計算機における定数計算の為の定数を記憶する定数記憶
制御方式に関する。

従来、小型電子式計算機等には一般的に例えば、Ｂ×Ａ
＝，Ｃ×Ａ＝，Ｄ×Ａ＝，…のように乗数Ａ（或いは被
乗数）が同じ場合、上記素数Ａを記憶し（以後定数をロ
ックすると狩す）、被乗数Ｂ，Ｃ，Ｄのみを暦数入力す
るだけで上記乗算を行い得る、いわゆる定数計算機能を
有している。

そしてその定数をロックする為の手段として、例えば、
四図図のように同一のファンクションキーを２回の連続
操作により定数Ａをロックする計算機が実用化されてい
る。ところで、最近は上記定数機能に加えて数学的な括
弧計算をその数式通りのキー操作により打頂次演算処理
する、いわゆる括弧計算機能を有する計算機も実用化さ
れている。

このような括弧計算機館を有する計算機は例えば“５十
（３×４×５十６）”の計算を行う場合、“園田血図図
■図園田同町”の如くキー操作し、「５十一「（３×」
・・・等の数値データ及びファンクションデータを演算
処理可能になるまで一時的にスタックメモリにキー操作
通りの順に記憶させ、演算可能になった際にはスタック
メモリより逆の順序で順次読み出し、上記ファンクショ
ンデータに従って逐次演算を実行処理するようにしてい
る。しかるに、上記のような定数ロック方式の計算機に
括弧計算機能を付加した際、上記のような計算式の括弧
計算を行なおうとして、操作者が誤って、“回申皿図図
図画図国田回向’’の如く括弧内の計算式に於いて同一
ファンクションを連続２回操作してしまった場合、「３
×」が定数として扱うような形でスタックメモリに記憶
されてしまう。このような場合、計算機は演算可能にな
った時、上記スタックメモリより貯えられたデータを読
み出して順次演算処理しようとしても誤った結果を生む
と共に演算続行不能となってしまう。即ち、例えば上記
のような場合は計算機はまず“３×４（＝１２）”を演
算し、次にこの結果に乗数「５」を素算しようとしても
、既に定数として「３」が記憶されているので計算機と
して演算不能となってしまい、エラー結果を生じる。し
かしながら、操作者としては、キー操作の段階において
、キー入力したデータが素直にスタックメモリに貯えら
れてしまうので、どこで上記エラーが生じたのかわから
ないという不都合が生じる。この発明は上記事情に鑑み
て成されたもので、算術的に定数ロックが成立する状態
の時のみ同一ファンクションキーの連続操作を定数ロッ
ク操作として受け入れ、上言己定数ロックが成立しない
場合は単なるファンクションキー訂正操作と判断するよ
うにした定数記憶制御方式を提供することを目的とする
。

以下図面を参照しながらこの発明の一実施例につき説明
する。

図中、１はＲＯＭ（りード・オンリ・メモリ）で、この
ＲＯＭＩには、この計算機の各種動作を実行させるマイ
クロ命令が記憶されており、ＲＯＭアドレス部２から出
力さるアドレス信号に対して、各種マイクロ命令を出力
する。

１つのマイクロ命令は、Ｓｕ，Ｆｕ，ＳＬ，ＦＬ， Ｃ
ｏ，０ｐ，Ｎａより成り、それぞれ所定の２進化コード
が固定的に組まれている。

Ｓｕ，Ｆｕは、後述するＲＡＭ（ランダム・アクセス・
メモリ）３の行アドレスを指定するもので、Ｓｕはゲー
ト回路Ｇ，を介して、またＦｕはゲート回路Ｇ２を介し
てＲＡＭ３の端子ＵＡへ入力される。ゲート回路Ｇ，は
、図示しないタイミング信号発生回路から周期的に出力
されるタイミング信号ｔｌの出力時に開かれ、一方、ゲ
ート回路Ｇ２には、タイミング信号ｔｌがインバータ４
を介して与えられているため、タイミング信号ｔｌの出
力時以外で開かれる。なお、上記タイミング信号発生回
路より出力されるタイミング信号？，，マ２，ｔｌ，ｔ
２，ｔ３，Ｊｏの関係を第２図に示す。タイミング信号
ｔｌ，ｔ２，ｔ３は、クロツクパルスマ，，◇２に同期
して順次周期的に出力される。そしてタイミング信号ｔ
ｌ〜汐の１サイクル毎にクロツクパルスぐ。＝ザ・Ｊ，
が出力される。上記マイクロ命令のうち、Ｓし、 ＦＬ
は上記ＲＡＭ３又はスタックＲＡＭ５の列アドレスを指
定するものであり、通常ＳＬは上記Ｓｕで指定される行
アドレスと、またＦＬは上記Ｆｕで指定される行アドレ
スと対を成している。そしてＳＬは、タィミング信号ね
の出力時に開かれるゲート回路○３を介してＲＡＭ３の
端子ＬＡへ入力され、ＦＬは、タイミング信号ｔｂの出
力時に開かれるゲート回路Ｇ４を介してＲＡＭ３の端子
ＬＡへ入力される。上記タイミング信号ｔａ及びｔｂは
通常論理式ｔａ＝Ｍ・ＳＴ＋Ｍ・ｔｌ，比＝Ｍ・ｔｌに
より得られる信号である。制御信号Ｍ及びＳＴの詳細に
ついては後述するが、制御信号Ｍは、１マイクロ命令が
１デイジツト期間で終了する命令の時に、このマイクロ
命令の出力期間（１ディジット期間）“１”を出力する
。信号ＳＴは各マイクロ命令の最初の１デイジット期間
“１”を出力する。従って、Ｍ＝１の場合は、ね＝ｔ１
、ｔｂ＝ｔｌ＝ぜ＋ドとなり、タイミング信号ｔｌ出力
期間時のＲＡＭ３のアドレスは、行アドレスＳｕ及び列
アドレスＳＬによって指定され、タイミング信号ぜ〜ｔ
３出力期間時のＲＡＭ３のアドレスは、行アドレスＦｕ
及びアドレスＦＬによって指定される。１マイクロ命令
が複数ディジット期間を要する場合はＭ＝０であり、こ
の時、い＝ＳＴ、ｔｂ＝“０”となる。

即ち、最初の１ディジツト期間はＳＬがゲート回路Ｇ３
を介して出力され、ＲＡＭ３の列アドレスとなる。更に
このＳＬの値は、クロックパルスでｄ＝ＪＤ・Ｍに同期
してカウント動作するカウンタ６に入力される。このカ
ウンタ６は後述するＤＮ信号の有無により、ダウン又は
アップのカウント動作が行なわれる。上記複数ディジッ
トより成るマイクロ命令の２デイジツト目からは、タイ
ミング信号ｔｃ＝Ｍ・ＳＴ出力時に開くゲート回路○５
を介して、上記カウンタ６の値がＲＡＭ３へ入力され、
これがＲＡＭ３の列アドレスとなる。同時に、上記カウ
ンタ６の値はゲート回路Ｃ５を介し再びカウンタ６へフ
ィードバックされてダウン又はアップカウントされると
共に、一致回路７の一方の入力機へ入力される。上記複
数ディジットより成るマイクロ命令では、ゲート回路○
４は閉じており、ＲＯＭＩより出力されるＦＬは上記一
致回路７の他方の入力端へ入力される。カウンタ６の値
がＦＬと等しくなると、上記一致回路７より一致検出信
号が出力され、後述する如く、この複数ディジットより
成るマイクロ命令を終了する。即ち、複数ディジットよ
り成るマイクロ命令では、Ｓｕ又はＦｕで指定されるＲ
ＡＭ３内の記憶領域（以下、レジスタと呼称する）の処
理開始桁はＳＬによって指定され、処理終了桁はＦＬに
よって指定される。なお、マイクロ命令が、ＲＡＭ３の
レジスタの左シフト又は右シフト命令の時は、上記各タ
イミング信号は、ｔａ＝ｔｌ、比＝“０”、広＝ｔｌ・
ＳＴとなる。この時の動作は後述する。また、上記マイ
クロ命令のうちＣｏは２進化コードを出力するもので、
この値は制御信号ＣＩの出力時に開かれるゲート回路Ｇ
，４を介して、演算回路８又はＲＡＭ３へデータとして
入力される。また、上記マイクロ命令のうち○ｐは、加
算、減算、左シフト、右シフト、転送、判断、表示及び
キーサンプリング等の命令コードを出力するもので、こ
の命令コードはオペレーションデコーダ９に送られる。
オペレーションデコーダ９では上記命令コード０ｐを解
読して、制御信号ＯＳ，ＯＦ，ＫＥ，ＩＤ，ＣＩ，ＳＩ
，Ｓ○，ＳＢ，ＤＮ，Ｍ等を出力すると共に、表示及び
キーサンプリング命令○ｐ，及びスタツクＲＡＭ入出力
命令○ｐ２、左シフト又は右シフト命令０ｐ３等を出力
する。ＯＳはゲート回路Ｇ，２の制御信号であり、この
制御信号ＯＳが‘‘１”のとき、ゲート回路Ｇ，２が開
かれる。ＯＦ，ＫＢ，ＩＤ，ＣＩ，ＳＩはそれぞれゲー
ト回路Ｇ，．，○，５，Ｇ，３，Ｇ，４，Ｇ，ｏの制御
信号であり、これら信号が“１”のとき、対応するゲー
ト回路が開かれる。また、ＳＯはゲート回路Ｇ６および
Ｇ７の制御信号であり、ゲート回路Ｇ６には直接入力さ
れ、またゲート回路Ｇ７にはィンバータ１０を介して入
力される。このため、たとえば制御信号ＳＯが“１”の
ときには、ゲート回絡Ｇ６が開き、ゲート回路Ｇ７が閉
じている。制御信号ＳＢは減算命令を表わし、このＳＢ
が演算回路８に入力されると、演算回路８は減算動作を
実行する。ＤＮ‘ま上述したようにカウンタ６に送られ
てダウンカウント動作を行わせる制御信号である。制御
信号０ｐ，，○ｐ２，０ｐ３は上記タイミング信号ｔｌ
，ｔ２，ザ、クロツクパルス◇，とともにタイミングデ
コーダー１に入力されている。タイミングデコーダ１１
は上記各信号を受けて、タイミング信号ね，比，ｔｃ、
議込みクロツク？ａ，０ｂ，ｄｃ’０ｄ、更に読出し／
書込み信号Ｒ／Ｗ，，Ｒ／Ｗ２をそれぞれ出力する。Ｒ
／Ｗ，，Ｒ／Ｗ２はそれぞれＲＡＭ３、スタックＲＡＭ
５の講出し／書込み制御信号である。また議込みクロッ
クマａ，ぐｂ，◇ｃ，０ｄを論理式により表わすと、○
ａ＝○。

・〇ｐ．○ｂ＝ｔ２・０１・〇ｐ．ＪＣ＝〆・で，・〇
ｐ２ ぐｄ＝○。・Ｍ・〇ｐ３十０．・０ｐ３議込みク
ロック◇ａ，？ｂ，Ｊｃはそれぞれバッファ１２、バッ
ファー３、バッファー４に入力されている。

上記制御信号Ｍは、インバータ１５に入力されてＭに反
転された後、一致回路７にィネーブル信号として入力さ
れている。更に制御信号Ｍはオア回路１６を介してＤ型
フリップフロツプ１７に入力されているとともに、アン
ド回路１８にも入力されている。上記一致回路７から出
力される一致信号は、オア回路１６を介してＤ型フリッ
プフロップ１７に入力され、またアンド回路１９にも入
力されている。制御信号Ｍまたは一致回路７の一致信号
を入力信号とするフリップフロッブ１７の出力は信号Ｓ
Ｔと称され、上記タイミングデコーダー１に入力される
。フリツプフロツプ１７にはクロックパルス？。が与え
られているため、上記信号ＳＴは各ステップ命令の最初
の１サイクル期間出力される信号となる。アンド回路Ｉ
８，１９にはタイミング信号ぐ。が入力され、このアン
ド回路１８，１９の出力はオア回路２０を介して信号◇
ｅとして出力される。この信号でｅは、アドレス部レジ
スタ２１の論込みクロツクであり、次式の論理式で表わ
される。◇ｅ＝ＯＤ・Ｍ＋０。

・〔一致回路５の出力〕マイクロ命令のうちＮａは、Ｒ
ＯＭＩの現在実行中のマイクロ命令の次のステップのマ
イクロ命令のアドレスを指定する次アドレス指定命令で
あり、上記アドレス部レジスタ２１に入力されている。
またアドレス部レジスタ２１には、データの論出しクロ
ックとしてクロックパルスぐ２が入力されている。この
結果、アドレス部レジスタ２１は読込みクロック０ｅに
同期して信号Ｎａ及び後述するアンド回路２２，２３の
出力を謙込み、またクロツクパルスぐ２の出力時に次の
ステップのアドレスＮａを与えるデータをＲＯＭアドレ
ス部２に出力するようになっている。次にこれらマイク
ロ命令によって制御されるＲＡＭ３、スタックＲＡＭ５
の構成につき説明する。

ＲＡＭ３は上述のように、行アドレスＳｕ，Ｆ止列アド
レスＳＬ，ＦＬによりアドレス指定され、且つ読出し／
書込み信号Ｒ／Ｗ，が“０”のとき指定された桁内のデ
ータが出力端子ＯＵＴから諸出され、またＲ／Ｗ，が“
１”のとき指定された桁内にデータが入力端子ＩＮより
書込まれる。第３図にＲＡＭ３の構成図を示す。列アド
レスが０〜１５の時に行アドレス０，１，２で指定され
る領域をそれぞれ×レジスタ，Ｙレジスタ，Ｚレジスタ
と称する。各レジスタの列アドレス０〜１４によって指
定される０〜１４稀ま数値データの記憶される数値桁Ｖ
Ｔで、列アドレス１５によって指定される１３行目は、
ファンクションフラグを記憶するフラグ桁Ｆである。た
だしＺレジスタの１９行目は、後述する表示動作のため
のカウント桁で、Ｆ，と称する。×レジスタには被演算
数、Ｙレジスタには演算数が記憶され、Ｚレジスタには
表示用データ及び演算途中のデータが入力される。一方
、行アドレス３、列アドレス０〜１５で指定される領域
をＡレジスタと称し、その１９行目は後述するデータ格
納レベルを記憶する格納レベルカウソタＣ、また１針行
目はこの格納レベルカウンタＣの内容が転送される転送
用桁Ｐである。ゲート回路○，，Ｇ３，０９はタイミン
グ信号川こより同期がとられているため、Ｓｕ，ＳＬに
より指定されるＲＡＭ３内のデータがｔ１のタイミング
で出力端子ＯＵＴから読出され、タイミング信号ｔｌ・
ぐ，で開かれるゲート回路Ｇ９を介してラッチ２４に記
憶される。またゲート回路Ｇ２，Ｇ４，Ｇ８は通常タイ
ミング信号ｔｌ（＝ｔ２十ぜ）により同期がとられてい
るため、Ｆｕ，ＦＬにより指定されるＲＡＭ３内のデー
タが梓のタイミングで謙出され、タイミング信号ぜ・０
，で開かれるゲート回路ＧＢを介してラッチ２５に記憶
される。ラッチ２４及びラッチ２５に記憶されているデ
ータはそれぞれ、制御信号ＯＳ，ＯＦの出力時に演算回
路８に送られて加算（減算指定信号ＳＢ＝０）または減
算（ＳＢ＝１）が実行される。演算回路８の演算結果は
、ＳＯが“１”の場合、ゲート回路Ｇ７を介して入力端
子ＩＭこ与えられ、ｔ８のタイミングにＦｕ，ＦＬにて
指定されるＲＡＭ３内に書き込まれる。また演算回路８
の演算結果のデータは、オア回路２６を介してアンド回
路２２の一方の入力端に入力され、またキャリー或いは
ボローはアンド回路２３の一方の入力端に入力される。
これらのァンド回路２２，２３の他方の入力端には、オ
ペレーションデコーダ９から出力されるジャッジ命令Ｊ
Ｕが入力されており、このときアドレス部レジスタ２１
では、次アドレス指定命令Ｎａと前記アンド回磯２２，
２３の出力とのオア加算が実行され、ＲＯＭＩの次の番
地を示すデータが算出されてＲＯＭアドレス部２に送ら
れるようになされている。演算回路８は、ＲＯＭ１に組
まれている２進化コードＣｏによるデータ及びラッチ２
５の出力データが入力されて演算を実行する場合もあり
、このときの処理は前述同様である。また、第４図にス
タックＲＡＭ５の構成図を示す。列アドレスが０〜１５
の時に行アドレス１，２，３，…ｎで指定される領域を
それぞれスタックレジスタＳ，，Ｓ２，Ｓ３…Ｓｎと称
する。このスタックレジスタＳＩ〜Ｓｎを指定する行ア
ドレスは、前記ＲＡＭ３内のＡレジスタの転送用桁Ｐの
内容により与えられる。例えばＰ桁の内容が「３」の時
には、この値が読み出され、ゲート回路Ｇ９、ラツチ２
４、ゲート回路Ｇ財を介してバッファ１４へ与えられる
。バッファ１４では、クロツクパルスＪｃに同期して「
３」が読み込まれ、以後バッファ１４内の値「３」がス
タックＲＡＭＩＩの行アドレスとなる。また各スタツク
レジスタＳ，〜Ｓｎの列アドレスは、Ｓし，ＦＬによっ
てその開始及び終了が指定されるカウンンタ６の内容に
よって与えられる。また、スタツクＲＡＭ５には、その
データの読み出し又は書き込みを指定する信号Ｒ／Ｗ２
が与えられている。Ｒ／Ｗ２＝０の時、上記の如くアド
レス指定されたスタツクＲＡＭ５内のデータが読み出さ
れて、ゲート回路○６を介してＲＡＭ３の入力端子ＩＮ
‘こ与えられる。Ｒ／Ｗ２＝１の時は、ＲＡＭ３の出力
端子ＯＵＴより出力されたデータが、ゲート回路Ｃ８及
びラッチ２５、ゲート回路Ｇ，．、ゲート回路Ｇ，ｏを
介して与えられる時に、このデータを上記の如くアドレ
ス指定されたスタックＲＡＭ５へ書き込む。スタックＲ
ＡＭ５の各スタツクレジスタＳ，〜Ｓｎの０〜ＩＮ行目
はＶＴで、１５桁目はファンクションフラグが記憶され
るフラグ桁Ｆであり、この各スタツクレジスタＳ，〜Ｓ
ｎにはＲＡＭ３の×レジスタの内容が書き込まれている
。また、上記ＲＡＭ３内のＺレジスタのＦ，桁（カウン
ト桁）が、表示及びキーサンプリング時に、演算回路８
を介してカウントアップされる。このカウント桁のカウ
ント値は、ゲート回路Ｇ９及びラッチ２４、ゲート回路
Ｃ，２を介してバッファ１３へ与えられる。バッファ１
３ではクロツクパルスＪｂに同期してカウント桁の値を
読み込む。このバッファー３に読み込まれた値は、デコ
ーダ２７を介して表示部２８の桁信号として、またキー
入力部２９のキーサンプリングパルスとして出力される
。また、Ｚレジス外ま表示用レジスタとして利用される
。データを表示する場合は、まずカウント桁の値が読み
出され、この値がゲ−ト回路Ｇ９及びラツチ２４、ゲー
ト回路Ｇ，３を介してＲＡＭ３の列アドレスとなる。こ
の時、行アドレスはＺレジスタを指定しており、このた
めカウント桁の値に対応するＺレジスタの所定桁のデー
タが読出され、このデータはゲート回路Ｇ８及びラッチ
２５、ゲート回路Ｇ，．を介してバッファ１２へ与えら
れる。バッファ１２は与えられたデー夕をクロックパル
スぐａに同期して読込み、更にデコーダ３０を介して表
示部２８へ送られる。上述したように、表示部２８には
、デコーダ２７から対応する桁信号が送られてきている
ので、この結果、表示部２８の桁のうち、カウント桁の
内容により示される桁に、Ｚレジスタの同一桁の内容が
表示される。また、キー入力部２９は、上記キーサンプ
リング信号が供給されるラインと、バッファ３１へ出力
されるキーコモンラインがマトリックス状に配列され、
各ラインの交点にキーを有するもので、キー操作によっ
てバッファ３１にキーコモンデ−夕が検出された時に、
上記カウント桁のカウント動作が停止され、この時のカ
ウント値とバッファ３１のデーのこよって操作キーが何
であるか決定される。暦数キーであればそのキーに対応
する数値データが表示用レジスタ（Ｚレジスタ）へ入力
され、ファンクションキーであれば、その判断結果によ
りＲＯＭＩのＮａがアドレス部レジスタ２１で変更され
、所定の処理を行なうためＲＯＭアドレスの先頭アドレ
スが指定される。次に第５図により、ＲＯＭ１、ＲＯＭ
アドレス部２、オペレーションデコーダ９、アドレス部
レジスタ２１の詳細につき説明する。

なお、第５図は後述するフローチャートのステップｇ，
ｉ，ｈ，ｄについてのみを示したもので、その他の部分
については省略してある。アドレス部レジスタ２１は例
えば４ビット構成で、各ビットにはＲＯＭＩから出力さ
れると４ビットの次アドレスＮａが入力される。この場
合、アドレス部レジスタ２１の第１、第２ビットには前
記次アドレスＮａと共にアンド回路２２，２３の出力が
オア回路２１，，２１２を介して入力される。前記アド
レス部レジスタ２１の各ビット出力は、直接及びィンバ
ータを介してＲＯＭアドレス部２へ送られ、ここでデコ
ードされてＲＯＭＩのアドレスを指定する。ＲＯＭＩは
ＲＯＭアドレス部２からのアドレス指定により、例えば
Ｓｕ，Ｆｕ，ＳＬ，ＦＬ，Ｃｏ，０ｐ，Ｎａ等より成る
マイクロ命令を出力する。オペレーションデコーダ９は
、ＲＯＭＩから出力されるオペレーションコード○ｐを
デコードし、第１表に示す如くＳＢ，ＪＵ，ＣＩ，ＯＦ
，０６等の制御信号を出力する。第Ｉ 上記の如く構成されたこの実施例に於ては、ファンクシ
ョンキーを操作する毎にＲＡＭ３内の格納レベルカウン
タＣに記憶されているデータ格納レベル（以下単に格納
レベルと呼称する）を変化させるとともに、演算順位を
判定し、演算順位の高い演算から実行するようになって
いる。

例えば、“５十（３×４）＝”という計算式の演算を実
行する場合、演算の実行前の上記格納レベルは「０」で
あるが、数値キー「５」の操作後ファンクションキー「
十一を操作すると、格納レベルは「２」となるとともに
、データ「５十一はスタツクＲＡＭ５の格納レベル「２
」に対応する領域に送られて記憶される。次いで開括弧
キー「（一、数値キー「３ハフアンクションキ−「×」
を順次操作すると、この時点ではまだ演算が実行されず
、格納レベルは「４」となるとともに、デ−夕「（３ｘ
」はスタックＲＡＭ５の格納レベル「４」に対応する領
域に送られる。次いで「４ハ「）」までが操作されると
、この“３×４”の乗算の計算レベルは“５十（３×４
）”の加算の計算レベルよりもしベルが高いので、括弧
内が演算可能状態となる。従ってスタックＲＡＭ５に記
憶されている前記データ「（３×」が読出され、括弧内
の計算“（３×４）”が実行される。この演算に伴い上
記格納レベルは「２」となる。次いで「＝」キーを操作
すると、上記データ「５十一が謙出されて、上記演算結
果「１２」と加算され、答「１７」が算出されるととも
に、格納レベルは「０」となり演算が終了するようにな
っている。ここで、算術的に定数ロックが可能なのは格
納レベルが「２」の時のみであることが前記“５十（３
×４×５十６）’’の説明より明らかである。そこで、
格納レベルが「２」の状態の時に同一ファンクションキ
ーを２回連続操作すると定数ロックがかかり、格納レベ
ルを「３」とする。即ち、この実施例に於ては、計算レ
ベルが０，１，２，３・・・と１レベル高くなる毎に格
納レベルは０，２，４，６…という様に２レベルずつ高
くなり、格納レベルが「２」の時に定数ロックがかかる
と格納レベルは「３」となり、以後３，５，７…の様に
高くなっていく。

そこで、第５図及び第６図を参照しながら、次に示す計
算を例にとって、この実施例の動作につき説明する。

５ｘｘ（３十４）＝ ■ （７ーー１）＝ ■ 式■のキー入力操作にはいる前は、上記各レジスタＸ，
Ｙ，Ｚ，Ａ，Ｓ，〜Ｓｎの内容はすべて「０」とする（
第７図１）。

初めに第７図２に於てキー入力部２８の数値キー「５」
が操作されると、前述のキーサンプリング動作により、
データ「５」がゲート回路Ｇ，５、演算回路８、ゲート
回路０７を介してＲＡＭ３の×レジスタのＶＴに書き込
まれる。

次にファンクションキー「×」を操作すると第６図のフ
ローａを実行し、「×」のコードが×レジスタのＦ桁に
書込まれるとともに、Ａレジス夕の格納レベルカウンタ
Ｃに「２」が加算される。次いでステップｂに進み、暦
数後のファンクションキーか、ファンクションキー後の
ファンクションキーかを判断する。そして、暦数後のフ
ァンクションキーであるからステップｃへ進む。このス
テップｃでは、第１暦数後のファンクションキーである
かどうかを判断する。この場合は第１暦数後のファンク
ションキーであるからステップｄへ進む。ステップｄで
は、格納レベルカゥン夕Ｃの内容を同じＡレジスタ内の
転送用桁Ｐに転送する。前記格納レベルカゥンタＣ（以
下単にＣ桁と称する）は、その内客により第２表に示す
如くスタックＲＡＭ５のレジスタを指定するものである
。第 ２ 表 そこで、Ｃ桁の内容を転送用桁Ｐ（以下単にＰ桁と称す
る）に転送した後、フローｅに於て、４ビット構成のＰ
桁の上位３ビットのみを抽出し、その３ビットの値をス
タックＲＡＭ５の行アドレスとする。

この場合Ｐ桁には「２」すなわち「００１０」が記憶さ
れているから、その上位３ビット「００１」すなわち「
１」がスタツクＲＡＭＩ Ｉの行アドレスとなり、スタ
ックレジス夕Ｓ．が指定される。そのスタツクレジスタ
Ｓ，に×レジスタの内容が転送されることになる（同図
３）。次に連続して乗算キー「×Ｊを操作すると、ステ
ップａ，ｂを経てステップｆにはいる。ステップｆでは
、今回操作されたファンクションキー「×」が前回操作
されたファンクションキーと同一か否かが判断され、こ
の場合同一であるからステップｇに進む。ステップｇで
は、Ｃ桁の内容から「３Ｊを減算することによって、Ｃ
桁の内容が２か、３か、或いは４以上かが判断される。
即ち、Ｃ桁が「２」であれば定数ロックを受け入れられ
る状態であり、定数ロック動作へ進む。またＣ桁が「３
」であれば、すでに定数ロック状態になっていることを
示しており、更に同一ファンクションキーが操作された
ことになるから、定数ロック解除動作へ進む。更に、Ｃ
桁が４以上であった場合は、ファンクション訂正動作へ
と進む。ここでのＣ桁の内容は「２」であるから、ステ
ップｈへ進み、Ｃ桁に「１」が加算されて「３」となり
、スタックＲＡＭ５のＳ，レジスタに記憶されている乗
数「５×」がロックされる（同図４）。次に開括弧キー
「（一を操作すると、ＲＡＭ３内の図示しなし・領域に
このキー「（一のフラグが書き込まれる。このときは第
７図に図示する各レジスタの内容に変化はない（同図５
）。次いで数値キー「３」を操作すると、このデータ「
３」が×レジスタに入力され、そのＶＴに記憶される（
同図６）。続いて「十一キーを操作すると、ステップａ
，ｂ，ｃを経てステップｉにはいる。ここで、この「十
一キーは「）Ｊキー操作後最初のファンクションキーで
あるから、ステップｄに進む。そして上記同様の動作に
より、Ｃ桁の内容「３」に「２」が加算され、Ｃ桁の客
が「５」となる。従ってフロー８にてＰ桁の内容が「０
１０」（ＩＧ隼数「２」）となるため、このフローｅに
てＸレジスタの内容「十３」がスタツクＲＡＭ５のレジ
スタＳ２に入力される（同図７）。次に数値キー「４」
を操作すると、そのデータ「４」が×レジスタのＶＴに
入力される（同図８）。次いで閉じ括弧キー「）」を操
作すると、フローａ，ステップｂ，ｃ，ｉを経てステッ
プｊへはいる。ここで前回のフアンクション「十一より
も演算順位が上（即ち計算レベルが上）にはならないこ
とが判断され、同時に開括弧フラグが検出されて、フロ
ーｈに於て括弧内の演算が行なわれ、Ｃ桁の内容が１計
算レベル分だけ下がって「３」となる。この演算では、
スタツクレジスタＳ２内のデータ「３十一がＹレジスタ
に転送され、このＹレジスタ内のデータ「３十Ｊと×レ
ジスタ内のデータ「４」とが演算される。そしてその演
算結果「７」が×レジスタ内に入力される（同図９）。
次に合計キー「＝」を操作すると、上記演算結果「７」
とロックされている定数「５×」とが演算され、その演
算結果「３５」が×レジスタに書込まれる。このとき、
定数「５×」はロックされたままであるから、スタック
レジスタＳ，の内容もＣ桁の内容も変化しない（同図１
０）。次に■式の演算にはいり、開括弧キー「（一を操
作すると上述同様にして、このキー「（一のフラグがＲ
ＡＭ３内の図示しない領域に書込まれる（同図１１）。

次いで「７」を暦数すると、このデータ「７」がＸレジ
スタに書込まれる（同図１２）。次に減算キー「一」を
操作すると、ＸレジスタのＦ桁に「一」のフラグが入力
されるとともに、それまでのＣ桁の内容「３」に「２」
が加算され、Ｃ桁の内容は「５」となる。更にフローａ
，ステップｂ，ｃ，ｄ及びフローｅが実行され、フロー
ｅではＰ桁に「０１０」（ＩＱ隼数「２」）が得られる
から、×レジスタの内容「７−」がスタックレジスタＳ
２に転送される。（同図１３）。引き続いて定数ロック
操作として減算キー「一」を操作すると、フローａ，ス
テップｂ，ｆを実行してステップｇにはいる。Ｃ桁の内
容は「５」であるから、ステップｇ，ｄを実行してフロ
ーｅによりデータ「７−」がすでにデータ「７−」を記
憶しているスタツクレジスタＳ２に再度書込まれる。即
ち、すでに定数「５×」が計算機にロックされており、
データ格納レベルが定数ロック可能な「２」でないため
、定数ロック操作と同じキー入力操作“−−”が実行さ
れてもこのキー入力操作は定数ロック操作とはみなされ
ず、単なるファンクション訂正とみなされるわけである
（同図１４）。次いで数値キー「１」を操作すると、こ
のデータ「１」がＸレジスタに入力される（同図１５）
。次いで閉じ括弧キー「）」を操作すると、猪狐内の“
（７一１）”の演算が実行される。この結果、スタック
レジスタＳ２の内容はクリアされ、またＣ桁の内容は１
計算レベル分だけ下がって「３」となる。同時に演算結
果「６」が×レジスタに書き込まれる（同図１６）。最
後に合計キー＝」を操作すると、ロックされている「５
×」とデータ「６」が演算され、その演算結果「３０」
がＸレジスタに入力される。また定数「５×」及びＣ桁
の内容「３」は保持されたままである（同図１７）。な
お、上記計算例にはなかったが、Ｃ桁の内容が「３ハつ
まりあるファンクションキー（例えば「×Ｊに対して既
に定数ロック計算機能が計算機に設定されているにもか
かわらず、連続して３回目の同一ファンクションキーが
操作された場合は、フローａ，ステップｂ，ｆ，ｇ，１
が実行される。

即ち、例えば上記式■のキー入力操作時に、“５×××
”とキー操作すると、フローａ，ステップｂ，ｆを実行
してステップｇにはいる。ステップｇでは上述したよう
な動作が実行され、Ｃ桁の内容が「３」であることが判
定されてステップーにはいる。ステップーでは、Ｃ桁の
内容「３」から「１」を減算して「２」とすることによ
り、定数ロック操作以前の状態の戻す。即ちこれで定数
ロック解除動作が行なわれたことになる。次に、第５図
を用いてフローチャートのステップｇ，ｄ，ｈ，１の動
作を詳細に説明する。

なお、ここに示す４ステップはいずれも１桁指定で、制
御信号は図示しないがかならず出力されているものであ
る。ステップｇのアドレスを３番地、またｄ，ｈ，】の
アドレスを各々７，５，４番地とする。３番地に於ては
、Ｆｕ＝３、ＦＬ＝１５によってＲＡＭ３のＡレジスタ
のＣ桁が指定される。

オペレーションコード○ｐは「１１１１」であり、制御
信号ＳＢ，ＪＵ，ＣＩ，ＯＦが出力される。またぜのタ
イミングでは、コード「３」が制御信号ＣＩによって開
かれるゲート回路Ｇ，４を介して演算回路８の他方の入
力端に供給される。減算命令ＳＢがあるから、Ｃ桁の内
容から「３」が減算され、その結果データはオア回路２
６を介してアンド回路２２へ送られる。またボローはア
ンド回路２３へ送られる。そしてジャッジ命令ＪＵがあ
るから、このデー外まアンド回路２２を介し、更にオア
回路２１，を介してアドレス部レジスタ２１の第１ビッ
トに供給される。またボ。一はアンド回路２３を介し、
更にオア回路２１２を介してアドレス部レジスタ２１の
第２ビットに供給される。３番地の次アドレスとしてＮ
ａが「０１０００」に組まれており、この第１ビットと
第２ビットが各々データ、ボローとオア加算される。

即ち、Ｃ桁の内容が「３」であれば、“Ｃ桁−３”の結
果が「０」となり、データもボローもないためそのまま
次アドレスの４番地へ進む。またＣ桁の内容が「２」で
あればデータがあり、ボローなしであるから、Ｎａの第
１ビットのみオアされて次データは７番地となる。４番
地では、上記同様にＣ桁が指定され、制御信号ＳＢ，Ｃ
Ｉ，ＯＦが出力され、更にＣｏ＝１が出力される。

そしてＣ桁から「１」が減算され、ｔ３のタイミングで
書込み命令Ｒ／Ｗ，が出力されてその結果はゲート回路
７を介してＣ桁に書込まれる。５番地では、同様にＣ桁
が指定され、制御信号ＣＩ，ＯＦとＣｏ＝１が出力され
る。

減算命令ＳＢがないので、Ｃ桁の内容とコード「１」が
加算され、その結果がＣ桁に書き込まれる。７番地では
、Ｓｕ＝３，ＳＬ＝１５によりＣ桁が指定され、Ｆｕ＝
３，ＦＬ＝１４によりＰ桁が指定される。

そして制御命令ＯＳが出力され、ｔｌのタイミングでＣ
桁、〆のタイミングでＰ桁が読出されるが、ＯＦが出力
されないためゲート回路Ｇ，．は閉じている。そのため
ｔ３のタイミングはＣ桁の内容がそのまＰ桁に書込まれ
ることになる。なお、４，５番地のＮａは１掠奪地、７
番地のＮａは８番地となつている。なお、上記実施例で
は、計算レベルが１レベル高くなる毎にデータ格納レベ
ルが２ずつ高くなり、定数ロックがかかるとデータ格納
レベルが１レベル高くなる小型電子式計算機を例にとっ
て説明したが、このレベル設定方法は限定されるもので
はない。

以上詳記した如く、この発明によれば、定数ロック操作
が計算機内部における演算規則上順当な時点に行なわれ
た時のみ受け入れられて定数がロックされ、もしそれが
演算規則を無視したものであれば、単にファンクション
キー訂正操作として扱うことにより、それ以前に入力さ
れたデータやデータ格納レベルが破壊されることなく、
確実に保護されるから、操作方法が明瞭となって使用上
極めて便利なものとなる。

【図面の簡単な説明】

図面はこの発明の一実施例を示し、第１図は同例の全体
の回路構成図、第２図は同例の基本動作を説明するため
のタイムチャート、第３図は同例のＲＡＭ３の構成図、
第４図は同例のスタックＲＡＭＩ Ｉの構成図、第５図
は同例のＲＯＭ１、ＲＯＭアドレス部２、オペレーショ
ンデコーダ６、アドレス部レジスタ２１の要部の構成図
、第６図は同例の動作を説明するためのフローチャート
、第７図は同例の動作を説明するための×レジスタ、ス
タツクレジスタＳ，、スタツクレジスタＳ２及び格納レ
ベルカウンタＣの内容を示す状態図である。 １・・…・ＲＯＭ「 ２・・・・・・ＲＯＭアドレス部
、３…・・・ＲＡＭ、５・・・・・・スタックＲＡＭ、
８・・・・・・演算回路、９……オペレーションデコー
ダ、１１……タイミングデコーダ、２１……アドレス部
レジスタ。 図舵 第２図 第．３図 第４図 第５図 第６図 第７図

Claims (1)

【特許請求の範囲】
1. １ 同一フアンクシヨンキーの２回連続操作により定数
   を記憶し、定数計算を行なうとともに、数式に従つて数
   値キー及び予め定められた演算順位を有するフアンクシ
   ヨンキーを操作し、このフアンクシヨンキーが操作され
   る毎に上記演算順位を判定し、この判定結果に基づき、
   スタツクメモリのデータ格納領域を指定するためのデー
   タ格納レベルをカウントアツプ或いはカウントダウンし
   、且つこのデータ格納レベルで指定されるスタツクメモ
   リ内の領域に、演算データを格納する小型電子式計算機
   に於て、フアンクシヨンキー操作時に、上記データ格納
   レベルが定数記憶可能なレベルか否かを判定する判定手
   段を設け、上記判定手段により定数記憶可能と判定され
   た場合のみ上記データ格納レベルによつて指定されるス
   タツクメモリの領域に定数を記憶することを特徴とする
   定数記憶制御方式。