JPS6035699B2

JPS6035699B2 - 括弧レベル数表示方式

Info

Publication number: JPS6035699B2
Application number: JP52135466A
Authority: JP
Inventors: 知洋清水; 晴夫山本
Original assignee: KASHIO KEISANKI KK
Current assignee: KASHIO KEISANKI KK
Priority date: 1977-11-11
Filing date: 1977-11-11
Publication date: 1985-08-16
Also published as: JPS5469029A

Description

【発明の詳細な説明】本発明は小型電子式計算機の括弧レベル数表示方式に関
する。

近年、電子技術の進歩に伴い、括弧計算を含む複雑な計
算を数式通切こキー操作し、乗除算あるいは括弧内の計
算を優先して計算できるいわゆる完全数式通りの小型電
子式計算機が実用化されている。

この種の計算機では、予め括弧キーを含む各種ファンク
ションキーには各々重み付けが成されており、数値キー
、括弧キーを含むファンクションキーを与えられた数式
通りに順次操作すると、今回操作されたファンクション
キーの重みと、前回操作されたファンクションキーの重
みとを比較して演算が可能か否かを判断し、演算可能と
判断された場合には前回操作されたファンクションキー
に基づく演算が実行される。また上記判断結果が演算不
可能の場合には今回ファンクションキーの操作に先立っ
て入力された数値データ及び今回のファンクションキー
に対応するファンクションデー外まスタックを形成する
補助記憶装置（以後スタックメモリと称す）に一時待避
される。この動作は今回入力されたファンクションデー
タと、既にスタックメモリの一番浅いレベルに待避して
いるファンクションデータとの比較により演算可能と判
断されるまで続けられるようになっている。上記の様な
完全数式通りの計算可能な括弧キーを有する計算機では
スタックメモリのレベル数に応じて、括弧計算に於ける
最大括弧キー操作回数（以後括弧キー操作回数を括弧レ
ベル数と称す）が決められており、最大括弧レベル数を
越えて括弧キー（特に開括弧キー）が操作されると、エ
ラーとなって演算不可能となってしまう。従って使用者
は最大括弧レベル数を越えないように常に括弧レベル数
を考慮してキー操作を行わなければならず、極めて不便
であると共に不安なものであった。本発明は上記事情に
鑑みて成されたもので、括弧キーの操作回数に応じて括
弧レベル数を表示する括弧レベル数表示方式を提供する
ことを目的とする。

以下、図面を参照しながら本発明の一実施例につき説明
する。

第１図中１はＲＯＭ（リードオンリメモリ）で、各種動
作と制御するマイクロ命令が記憶されており、ＲＯＭア
ドレス部２から出力されるアドレス信号に対応して各種
信号ＳＵ，ＦＵ，Ｓし，ＦＬ，Ｃｏ，ＯＰ，Ｎａを夫
々出力する。信号ＳＵ，ＦＵは後述するＲＡＭ（ランダ
ムアクセスメモリ）３の行アドレスを指定するものでＳ
Ｕはタイミング信号しの出力時に開かれるゲート回路○
，を、またＦＵはタイミング信号ｔ，がィンバータ４を
介して信号ｔ２，らの出力時に開かれるゲート回路Ｇ２
を夫々介してＲＡＭ３の行アドレス入力端ＲＡＵに入力
される。猶、上記タイミング信号ｔ，，ら，ｔ３は図示
しないタイミング信号発生回路からめ，，ぐ２に同期し
て出力される信号であり、タイミング信号ｔ，，ｔ２，
ｔ３の順に周期的に出力され（第２図参照）、１サイク
ル分のタイミング信号し，ｔ２，ｔ３の出力期間中に１
デイジット分の命令が処理される（これを１ディジット
処理と称する。）。また、信号ＳＬ，ＦＬは上記ＲＡＭ
３の列アドレスを指定するものでありＳしは上記ＳＵと
、またＦしは上記ＦＵとそれぞれ対を成している。

そして信号ＳＬは、タイミング信号ｔａの出力時に開か
れるゲート回路Ｇ３を介してＲＡＭ３の例アドレス入力
端ＲＡＬに入力される。上記タイミング信号ｔａは論理
式ｔａ＝Ｍ・ＳＴ＋Ｍ・し‘こより得られる信号である
が、オペレーションデコーダ５から出力される制御信号
Ｍ、フリップフロップ回路６から出力される信号ＳＴに
ついては後述する。１ディジット処理動作時に出力され
る信号ＦＬ（このとき制御信号Ｍは“１”レベルである
）は、タイミング信号ｔｂの出力時に開かれるゲート回
路○４を介してＲＡＭ３の列アドレス入力端技ＡＬに入
力される。

上記タイミング信号ｔｂは、論理式ｔｂ＝Ｍｔ，により
得られる信号である。他方、複数ディジット分の処理動
作時には、上記ゲ−ト回路Ｇ４は閉じており、信号ＦＬ
は一致回路７の入力端ａに入力される。このときの信号
ＦＬは、最後に処理される桁を表わしており、信号ＳＬ
で指示された桁から信号ＦＬで指定された桁までの処理
が行なわれる。上記一致回路７のｂ入力端には初期値を
ＳＬで指定され、クロックパルスぐｄにより制御されて
計数動作を行うカゥンタ８の出力がゲート回路Ｇ５を介
して入力されており、一致回路７にて両入力信号の一致
が検出されると一致信号が発生し、このとき信号ＳＬ，
ＦＬにより指令された複数ディジット分の処理動作が
完了するようになされている。猶、上記ゲート回路Ｇ５
は、タイミング信号Ｔｃの出力時に開かれるもので、こ
のタイミング信号ｔｃは論理式ｔｃ＝Ｍ・Ｓｔにより表
わされる信号である。また、クロツクパルスぐｏは論理
式◇ｏ＝ｔ３・０．・Ｍにより表わされるパルスである
。上記カウンタ８には更にオペレーションデコーダ５か
ら出力される制御信号ＤＮも加えられており、この制御
信号ＤＮが“０’’のときカウンタ８はアップカウンタ
として動作し、また制御信号ＤＮが“１”のときには、
カウンタ８はダウンカウンタとして動作する。ＲＯＭＩ
から出力される信号ＣＯは「１」、「２い・…・・・・
・等の数値コードであり、信号ＣＩの出力時に開かれる
ゲート回路Ｇ，４を介して後述する演算回路９の入力端
ａに供給される。

信号ＯＰは、加算、減算、転送、判断、表示、キーサン
プリング等の各種動作を実行する際に出力される命令コ
ードであり、オペレーションデコーダ５に送られてその
内容が解読される。

このオペレーションデコーダ５は上記マイクロ命令ＯＰ
を解読して信号ＯＳ，ＯＦ，ＫＥ，ＩＤ，ＣＩ，ＳＩ，
Ｓ○，ＳＢ，ＤＮ，Ｍ，ＪＵ，ＯＰ，，ＯＰ２のうちの
所定の信号を出力する。信号ＯＳはゲート回路○，２に
供給されて、このゲート回路○，２の開閉制御を行ない
、同様に信号ＯＦ，ＫＥ，ＩＤ，ＣＩ，ＳＩはそれぞれ
ゲート回路○，．，○，５，Ｇ，３，○，４，Ｇ，ｏに
夫々供給され、各ゲート回路の開閉制御を行なう。また
信号ＳＯはゲート回路○６およびＧ７の制御信号であり
、ゲート回路○６には直接入力され、またゲート回路Ｇ
７にはインバーター０を介して入力される。このため、
たとえば信号ＳＯが“１”のときには、ゲート回路Ｇ６
が開き、ゲート回路Ｇ７が閉じている。信号ＳＢは減算
命令でこの信号ＳＢが演算回路９に入力されると、演算
回路９は減算動作を実行する。信号ＤＮは上述したよう
にカゥン夕８に送られてダウンカウント動作を行わせる
信号である。上記信号Ｍは、インバー夕１１に入力され
て信号Ｍに反転されたのち、一致回路７にィネープル信
号として入力されている。更に信号Ｍはオア回路１２を
介してフリツプフロツプ回路６に入力されるとともに、
アンド回路１３にも入力される。信号ＯＰ，，ＯＰ２、
はそれぞれ表示（またはキーサンプリング）命令、スタ
ツクＲＡＭ入出力命令を表わす信号であり、これら信号
ＯＰ，，ＯＰ２は上記タイミング信号ｔ，，ｔ２，ｔ３
、クロックパルスめ，とともにタイミングデコーダー４
に入力されている。タイミングデコーダ１４は上記信号
を受けて、タイミング信号ｔａ，ｔｂ，ｔｃ、論込みク
ロックｄａ，？ｂ，？ｃ，中ｄ、更に議出し・書込み信
号Ｒ／Ｗ１，Ｒ／Ｗ２をそれぞれ出力する。この信号Ｒ
／Ｗ１，Ｒ／Ｗ２はそれぞれＲＡＭ３、スタックＲＡＭ
１５の読出し・書込みの制御信号である。また議込みク
ロツク心，０ｂ，Ｃｃ，？ｄを論理式により表わすと、
ぐａ＝ｔ３・ぐ．・〇Ｐ，、○ｂ＝ｔ２・ぐ．・〇Ｐ．
、中Ｃ：ｔ２・〇．・ＯＰ２、？ｄェｔ３・で，・Ｍで
ある。議込みクロック◇ａ，？ｂ，０ｃはそれぞれバッ
ファ１６、バッファ１７、バッファー８に入力されてい
る。信号Ｎａは、現在実行中のステップ（マイクロ命令
）の次のステップのＲＯＭＩのアドレスを指定する信号
であり、アドレス変換回路１９に入力されている。

次に上記マイクロ命令に制御されるＲＡＭ３の構成につ
き説明する。ＲＡＭ３は第３図に示すように、行アドレ
ス０〜３、例アドレス０〜１５を有し、上記行アドレス
用信号ＳＵ，ＦＵ、列アドレス用信号ＳＬ，ＦＬにより
アドレスを指定され、且つ読出し・書込み信号Ｒ／ＷＩ
が“０”または“１”のとき、指定された番地内のデー
タが出力端子ＯＵＴから読出され、また指定された番地
内にデータが入力端子ＩＮから書込まれる。またこの実
施例ではＲＡＭ３内の記憶エリアを、通常のレジス夕の
如く使用できるようになっており、行アドレス０，１，
２により指定されるＸ，Ｙ，Ｚのアキュムレータレジス
夕、及び行アドレス３により指定されるＡレジスタから
構成されている。上記×，Ｙ，Ｚの各レジスタの１〜３
桁（Ｘｏ〜Ｘ２、Ｙｏ〜Ｙ２、Ｚｏ〜Ｚ２）は小数点桁
として小数点データが４〜１３桁（Ｘ３〜Ｘ，２、Ｙ３
〜Ｙ，２、Ｚ３〜乙２）は数値桁として数値データが、
１４桁目（Ｘ，３、Ｙ，３、Ｚ，３）はオーバーフロー
検出のための桁で更に１９行目Ｆはファンクションキー
に対応したファンクションデータが、１成行目Ｂは括弧
キーに対応した括弧データ（例えばｑキーでは「１１１
０ハロキーでは「１１１１」）が夫々記憶される。

またＡレジスタの１桁目Ａｏは括弧レベル数カウンタと
して、１５桁目Ｆ，はキーサンプリング及び表示のため
のカウンタとして、また１成行目ＳＰはスタツクＲＡＭ
１５のアドレス指定用カウンタとして夫々使用される。
しかして、信号ＳＵ，ＳＬによりアドレス指定されたＲ
ＡＭ３のレジスタ内のデータは出力端子ＯＵＴから謙出
され、タイミング信号し・ぐ，により制御されるゲート
回路Ｇ９を介してラツチ回路２川こラッチされる。また
信号ＦＵ，ＦＬによりアドレス指定されたＲＡＭ３のレ
ジスタ内のデータはタイミング信号ｔ２・ぐ，により制
御されるゲート回路Ｇ３を介してラッチ回路２１に供給
されてラツチされる。そして、これ等ラッチ回路２０お
よびラッチ回路２１にラッチされているデータは夫々信
号ＯＳ，ＯＦにより制御されるゲート回路○，２，Ｇ，
．を介して演算回路９に送られて加算（減算指定信号Ｓ
Ｂ＝“０”）又は減算（減算指定信号ＳＢ＝“１”）が
実行される。演算回路９の演算結果は、信号ＳＯが“１
”の場合、タイミング信号らの出力時に、信号ＦＵ，Ｆ
Ｌにて指定されるＲＡＭ３のアドレス内に、ゲート回路
Ｇ７、入力端子ＩＮを介して書込まれる。他方、ＲＯＭ
Ｉのアドレスを別のステップに進めるための判断を行う
場合などに実行された演算回路９の演算結果のうち、キ
ャリーまたはボロー以外のデータは、オア回路２２を介
してアンド回路２３に入力され、また、キヤＩＪ−また
はボローを表わすデータはアンド回路２４に入力される
。このとき、両アンド回路２３，２４にはオペレーショ
ンデコーダ５から出力されるジャッジ信号ＪＵが入力さ
れており、したがって演算回路９の演算結果がアンド回
路２２，２３を介してアドレス変換回路１９に入力され
るようになされている。即ちアドレス変換回路１９では
、信号Ｎａの内容と両アンド回路２３，２４の出力デー
タとのオア加算が実行され、ＲＯＭＩの次のステップを
示すデータが算出されてＲＯＭアドレス部２に送られる
ようになされている。また、演算回路９は、ＲＯＭＩの
マイクロ命令Ｃｏによる数値データおよびラツチ回路２
１の出力データが入力されて演算を実行する場合もあり
、このときの演算縞の処理は上述したことと同様である
。スタックＲＡＭ１５は第４図に示す如くＲＡＭ３のＸ
、Ｙ、Ｚレジスタと同様な構成のＭ，〜Ｍｎのレジスタ
から成りＲＡＭ３内のＡレジスタ内に設けられたスタツ
クポインタＳＰにより行アドレスの指定が行われる。

またこのスタックＲＡＭ１５の列アドレスは上記カウン
タ８の出力により与えられる。そして信号Ｒ／Ｗ２が“
１”（書込み指令）のときには、スタックポィンタＳＰ
の内容がゲート回路○９、ラツチ回路２０、ゲート回路
Ｇ，２を介してバッファー８に供給され、スタックＲＡ
Ｍ１５の行アドレスを指定する。また、このときカウン
タ８の出力がゲート回路Ｇ５を介して列アドレスを指定
しているから、当該指定領域内に、ＲＡＭ３から出力さ
れたデータがゲート回路Ｇ８、ラッチ回路２１、ゲー
ト回路○，．，○，ｏを介して入力されて書込まれる。
信号Ｒ／Ｗ２が“０”（議出し指令）のときにも、同様
にして行アドレス、列アドレスを指定された領域内のデ
ータがスタックＲＡＭ１５から読出され、ゲート回路○
６を介してＲＡＭ３内に書込まれる。上記カウンタ８は
、上述したようにＲＡＭ３またはスタックＲＡＭ１５の
列アドレスを与えるカウンタであり、その計数値はタイ
ミング信号ｔｃにより開かれるゲート回路Ｇ５を介して
ＲＡＭ３またはスタックＲＡＭ１５に供給される。

また上記一致回路７は、複数ディジット分の命令処理を
実行する際に、マイクロ命令ＦＬにより与えられるアド
レス（桁）と上記カウンタ８の計数値とを比較するもの
である。このため上記信号Ｍをインバータ１１により反
転した信号Ｍがイネーブル信号として一致回路７に入力
されている。一致回路７から出力される一致信号は、オ
ア回路１２を介してフリップフロップ回路６に入力され
、またアンド回路２５にも入力されている。信号Ｍまた
は−致回路７の一致信号はオア回路１２を介して上記フ
リツプフロップ回路６に入力し、このフリップフロツプ
回路６の出力信号ＳＴはタイミングデコーダー４に入力
される。この信号ＳＴは、各ステップ命令の最初の１サ
イクル期間（タイミング信号し，ｔ２，らが１サイクル
分出力される期間）、出力される信号である。アンド回
路１３，２５には信号ら・Ｊ，が入力され、両アンド回
路１３，２５の出力信号はオア回路２６を介してアドレ
ス変換回路１９の議込み信号Ｊｅとして出力される。こ
のクロック？ｅは次式の論理式で表わされる。ぐｅ：ｔ
３・で，・Ｍ＋ｔ３・０．・〔一致回路７出力・Ｍ〕ま
たアドレス変換回路１９には、データの読出しクロック
として図示していないがクロツクパルス０２が入力され
ている。従って、アドレス変換回路１９は、謙込みクロ
ックでｅの出力時に信号Ｎａおよび両アンド回路２３，
２４の出力信号を読込み、またクロックパルスぐ２の出
力時に次のステップのアドレスを与えるデータをＲＯＭ
アドレス部２に出力するようになっている。一方、上詐
収ＡＭ３内のＺレジスタは表示用レジスタとして使用さ
れる。

信号ＦＵ，ＦＬにより指定されて読み出された上記Ｚレ
ジスタの表示データはゲート回路Ｇ８、ラッチ回路２
１、ゲ−ト回路Ｇ，．を介してバッファー６へ供給され
、一時記憶された後デコーダ２７を介して表示部２８に
送出される。この時、ＺレジスタのＺ、Ｚ４・・・・…
・・乙２に記憶されているデータは夫々表示部２８の１
、２………１０桁目に表示される様になっている。第５
図はバッファ１６、デコーダ２７、表示部２８の詳細な
回路図である。デコーダ２７はマトリックス状に構成さ
れ、クロック信号◇ａにより駆動されるバッファ１６か
ら読み出された１、２、４、８の重みを持つ４ビット構
成の表示データに応じて、日の字状表示素子の各セグメ
ントａ〜ｇを夫々選択し、数字及び各種符号を表示部２
８で表示する様になっている。例えば表示データ「００
０１」（１Ｇ隻数「１」）がデコーダ２７に供給される
と出力ラインＳｂ，Ｓｃから出力信号が得られ、セグメ
ントｂ，ｃが選択されて数字「１」が表示部２８に表示
され、また表示データ「１０１０」（１０進数「１０」
）が供給されると出力ラインＳａ，Ｓｄ〜Ｓｆから出力
信号が得られ、セグメントａ，ｄ〜ｆが選択されて記号
「〔」が表示される。なお第５図に示したデコーダ２７
では小数点の表示は省略してある。またＲＡＭ３内のＡ
レジスタのカウント桁Ｆ，の内容がマイクロ命令Ｓｕ，
ＳＬにアドレス指定されて読み出されると、このデー
タはゲート回路○９、ラツチ回路２０、ゲート回路○，
２、バッファ１７を介してデコーダ２９に供給され、こ
のデコーダ２９によりデコードされたカウント桁Ｆ，の
内容はキーサンプリング信号として層数キ−、括弧キー
及び各種ファンクションキーが設けられているキー入力
部３０に送られると共に表示桁選択信号として表示部２
８に送られる。キーサンプリングにより上記キー入力部
３０から出力されるキー入力データはタイミング信号ら
・ぐ，に同期して駆動されるバッファ３１に一時記憶さ
れ、オペレーションデコーダ５から出力される信号ＫＥ
によって制御されるゲート回路Ｇ，５を介して演算回路
９の入力端ａに供給される。次に、上言己の如く構成さ
れた本発明の動作を第６図のフローチャート及び第７図
の状態図を参照しながら説明する。第７図は「２×〔５
十３×（４十３）〕＝」の計算例のキー操作及び表示状
態を示したものである。第６図処理ａは表示及びキーサ
ンプリングが行われるもので、信号Ｓｕ，ＳＬにより指
定されたＲＡＭ３のＡレジスタのカウント桁Ｆ，（この
Ｆ，は順次カウントアップする）の内容が読み出され、
バッファ１７及びデコーダ２９を介して、キーサンプリ
ソグ信号としてキー入力部３０‘こ送出されると共に、
表示桁選択信号として表示部２８に送られ、キーが操作
されるまでこの処理ａの状態が保持される。キーが操作
されると処理ｂに進み、カウント桁Ｆ，のカウントは止
まり、キー操作によるデータはバッファ３１へ送られ、
ゲート回路○，５、演算回路９を介してＲＡＭ３の所定
領域に書き込まれた後、この書き込まれたデータに従っ
て暦数キー、括弧キー、その他のファンクションキーの
判別が行われる。即ち、第７図１に示す如く暦数キー凸
が操作されると上述した如く処理ｂで層数キーであるこ
とが判断され処理ｃに進む。処理ｃでは、キー操作に基
づく贋数データ「２」をＲＡＭ３内の×レジスタのＸ３
に書き込み、このＸ３の内容を更に表示レジスタのＺに
転送して処理ａに戻る。処理ａでは信号ＦＵによりＺレ
ジスタが指定されこのＺレジスタのＺ，Ｚ４・・・・・
・…Ｚ，２が信号ＳＬ及びＦＬ（Ｓしは開始列、ＦＬは
終了列を夫々指定する）により指定されて順次１桁づつ
読出され、これ等のデー外まゲート回路Ｇ８、ラツチ回
路２１、ゲート回路Ｇ，．を介してバッファ１６に供給
されて一時記憶された後デコーダ２７を介して表示部２
８へ送出され、デコーダ２９より出力される表示桁選択
信号（今は１桁目）に従って表示部の１桁目に「２」が
表示される。次に第７図２に示す如く、ファンクション
キー囚が操作されると、処理ｂで括弧以外のファンクシ
ョンキーであることが判断されて、上記四キーの操作時
にキー入力部３０から得られたデータと、カウント桁Ｆ
，の内容に従ってＸレジスタ内のＸ，４のＦ桁（以後Ｘ
Ｆとする）にファンクションキー「×」に対応したファ
ンクションデータが書き込まれ、処理ｅへ進む。処理ｅ
では、処理ｂで書き込まれたＸＦのファンクションデー
タとＹレジスタ内のＹＦに記憶されたファンクションデ
ータとの比較が行われて、Ｘ、Ｙレジスタ演算が可能か
否かの判断が行われるが、この場合、Ｙレジス夕には何
ら記憶されていないため演算が実行されず、Ｘレジスタ
の内容はスタックポィンタＳＰによりアドレス指定され
るスタツクＲＡＭ１５のＭ，レジスタに書き込まれ、処
理ａに戻る。次に第７図３の如く開括弧キーロが操作さ
れると、処理ｂで括弧キーであることが判断されてＸレ
ジス夕のＸ，５のＢ桁（ＸＢ）に「（一に対応した括弧
データ（「１１１０」）が書き込まれてステップｆに進
む。ステップｆは、今操作された括弧キーが開括弧キー
かあるし、は閉括弧キーかの判断を行うものでＸレジス
タのＸＢの内容と数値データ「１」との加算によりキャ
リー信号が発生するか否かで、判断するものである。即
ち、信号ＦＵ，ＦＬによってアドレス指定されたＸレジ
ス夕のＸＢの内容がゲート回路○８、ラッチ回路２１
、ゲート回路○，．を介して演算回路９に供給されると
共に信号Ｃ。により数値データ「１」（２進数「０００
１」）がゲート回路Ｇ，４を介して上記演算回路９に供
給されて「１１１０」と「０００１」の加算が行われる
。この演算でキャリーは生じないためデータのみオア回
路２２を介して、オペレーションデコーダ５から出力さ
れているジャッジ信号ＪＵが印加されているアンド回路
２３を介してアドレスレジスタ１９へ供給され、信号Ｎ
ａとオア加算されて、次のステップｇのアドレスが指定
される。ステップｇでは開括弧キーロが操作されたこと
により括弧レベル数カゥンタＡｏに「１」を加算するも
のである。即ち、信号ＦＵ，ＦＬにアドレス指定された
Ａレジスタの括弧レベル数カゥン夕Ａｏの内容（今は初
期状態に設定されている数「０」）が読み出され、ゲー
ト回路○８、ラッチ回路２１、ゲート回路Ｇ，．を介し
て演算回路９に供給される。同時に信号Ｃ。は数値デー
タ「１」を出力しており、この「１」がゲート回路Ｇ，
４を介して演算回路９に供給されて「０」十「１」の演
算が行われる。演算結果ぐＩＪはゲート回路Ｇ７を介
し、信号ＦＵ，ＦＬにアドレス指定されたＡｏに再び書
き込まれ、ステップｈ‘こ進む。ステップｈでは信号Ｓ
ｕ，ＳＬによりアドレス指定された括弧レベル数カウ
ンタＡｏの内容がゲート回路○９、ラッチ回路２０、ゲ
ート回路○，２、演算回路９、ゲート回路Ｇ７を介して
信号ＦＵ，ＦＬによってアドレス指定されたＺレジスタ
（予めクリアされている）のるに供給され、ステップｉ
に進む。ステップｉでは記号「〔」に対応するコ−ドが
ＺレジスタのＺ４に書き込まれるもので、信号Ｃｏは数
値データ「ｌｏ」（２進数「１０１０」を出力し、この
「１０」がゲート回路○，４、演算回路９、ゲ−ト回路
Ｇ７を介して、信号Ｆｕ，ＦＬによりアドレス指定され
たのＺレジスタ乙に書き込まれ、処理ａに反る。処理ａ
では上記ステップｈ，ｉでＺレジスタに書き込まれた内
容が上述したと同様の動作により第７図３に示す如く表
示される。即ち、Ｚ３の内容「１」（２進数「０００１
」）がデコーダ２７に供給されると、デコーダ２９から
出力される表示桁選択信号に同期して表示部２８の１桁
目‘こ「１」が表示され、更にＺ４の内容「１０」（２
進数「１０１０」）がデコーダ２７へ供給されると、表
示部２８の２桁目に「〔」が表示される。なおＺ５〜Ｚ
２にはデータが書き込まれていないため表示部２８には
何も表示されない。次に第７図４，５に示す様に臼田の
夫々のキーが操作されると、上述した如く×レジスタ及
びＺレジスタには暦数データ「５」が書き込まれ、更に
Ｘレジス夕には「十一に対応したファンクションデータ
も書き込まれる。そして、処理ｅでは、前回書き込まれ
たスタックＲＡＭ１５のＭ，レジスタの内容がＹレジス
タへ送られ、このＹレジスタ内のファンクションデ−夕
及び括弧データと、今回書き込まれたＸレジスタ内のＸ
Ｆのファンクションデータ及び×８の括弧データとの重
みの比較が行われる。しかして、この場合は演算不可能
であるため、今回書き込まれた×レジスタの内容はスタ
ックポインタＳＰにアドレス指定されるスタックＲＡＭ
１５内の必しジスタに書き込まれる。なお、このときの
表示状態は第７図４，５に示す如くである。次に第７図
６，７に示す様に８図の夫々のキーが操作されると×レ
ジスタ及びＺレジスタには暦数データ「３」が書き込ま
れ、またＸレジスタには「×」に対応するファンクショ
ンデータも書き込まれる。しかして、この場合のファン
クションキーも括弧キーでないことにより次に処理ｅに
進み、上述したと同様の処理が行われるが、今回も演算
不可能と判断されるため、今回書き込まれたＸレジスタ
の内容はスタツクポインタＳＰにアドレス指定されるス
タツクＲＡＭ１５のＭ３レジスタに書き込まれる。次
に、第７図８の如く瓜キーが操作されると第７図３と同
機に処理ａ，ｂ、ステップｆ、ステップｇと進み、ステ
ップｇでは括弧レベル数カウント桁Ａｏの内容「１」が
十１されて「２」となり、ステップｈ，ｉ、処理ａと進
み、表示部２８の１桁目には括弧レベル数カウント桁Ａ
ｏの内容ｒｌ」が、２桁目には「〔」が夫々表示される
。次に第７図９，１０の如く四、田キーが操作されると
×レジスタ及びＺレジス夕には層数データ「４」が書き
込まれ、またＸレジス夕には「十一に対応するファンク
ションデータも書き込まれる。しかして前回書き込まれ
たＭ３レジスタとの演算は不可能であるため、Ｘレジス
タの内容はスタックポィンタＳＰにアドレス指定される
スタックＲＡＭ１５のＭ４レジスタに書き込まれる。第
７図１１に示すように３キーが操作されると上記の如く
×レジスタ及びＺレジスタに暦数データ「３」が書き込
まれ、第７図１１に示す如く表示される。次に第７図１
２に示す如く閉括弧キーＰが操作されると、処理ｂで括
弧キーであることが判断されて×レジスタのＸＢ（１成
行目）には「）」に対応した括弧データ「１１１１」が
書き込まれ、ステップｆに進む。このステップｆでは信
号ＦＵ，ＦＬによってアドレス指定されたＸレジスタの
ＸＢがゲート回路Ｇ８、ラツチ回路２１、ゲート回路○
，．を介して演算回路９に供給されると共に信号Ｃｏは
数値データ「１」（２進数「０００Ｌ）を出力し、この
データがゲート回路○，４を介して上記演算回路９に供
給されることにより、「１１１１」十「０００１」の演
算が行われその結果キャＩＪ−が生じる。しかして、こ
のキャリー信号は、オペレーションデコーダ５から出力
されるジャッジ信号ＪＵが供給されているアンド回路２
４を介してアドレスレジスタ１９に供給され、信号Ｎａ
とオア加算されて次のステップｊがアドレスされる。ス
テップｊでは閉括弧キーロが操作されたことにより括弧
レベル数カウント桁Ａ。の内容を「１」だけ減算するも
のである。このステップＪでは、信号ＦＵ，ＦＬにより
アドレス指定されたＡレジスタの括弧レベル数カウント
桁Ａ。の内容（「２」）が読み出され、ゲート回路Ｇ８
、ラッチ回路２１、ゲート回路に，．を介して演算回路
９に供給されると共に、信号Ｃｏは「１」を出力し、こ
の「１」がゲート回路Ｇ，４を介して上記演算回路９に
供給される。このとき演算回路９にはオペレーションデ
コーダ５から信号ＳＢが印加されるため「２」−「１」
の減算が行われて演算結果「１」はゲート回路Ｇ７を介
して再び括弧レベル数カウント桁Ａｏに書き込まれ、処
理ｅに進む。処理ｅではスタツクＲＡＭ１５のＭ４レ
ジスタに書き込まれている前回のデータがＹレジスタに
転送され、このＹレジスタに記憶されたファンクション
データ及び括弧データと、今回ＸレジスタのＸＢに書き
込まれた括弧データとの比較が行なわれる。今回操作さ
れたキーは閉括弧キーであることにより、上記比較の結
果演算可能と判断されて、Ｘレジスタの内容とＹレジス
タの内容との演算（「４」十「３」）が実行され、演算
結果「７」はＸレジスタ及びＺレジスタに書き込まれ、
次の処理ａにてＺレジスタの内容「７」が表示部２８に
第７図１２の如く表示される。更に閉括弧キーロが第７
図１３の如く操作されると上記１２と同様に処理されそ
の演算結果「２１」はＸレジス外こ書き込まれる。この
時ＸレジスタのＸＢには括弧データが記憶されたままで
あり、この括弧データと更にＹレジスタに転送された処
しジスタ内のファンクションデータ及び括弧データとの
比較が成され、演算可能と判断されるためＸレジスタの
内容とＹレジスタの内容との演算ぐ５」十「２１」）が
行われ、演算結果「２６」は×レジスタ及びＺレジス夕
に送られる。

このＺレジスタの内容は、次の処理ａで第７図１３に示
す如く表示部２８に表示される。次に第７図１４に示す
様に目キーが操作されると、処理ａ，ｂ，ｅと進み、処
理ｅではＭ，レジスタの内容がＹレジスタに転送され、
Ｘレジスタの内容との演算ぐ２」×「２６」）が行われ
てその結果「５２」はＸレジスタ及びＺレジスタに書き
込まれ、この「５２」は処理ａにて表示部２８に表示さ
れ一連の演算が終了する。このように、上記実施例によ
れば開括弧キーが操作される毎に、括弧レベル数をカウ
ントしキー操作中に何レベル目の括弧なのかを表示せし
めているため、オペレータはこの表示を見ながら演算を
指示することが出来、括弧レベルのオーバーによるエラ
ーの発生を未然に防止することが出来る。第８図は本発
明の他の実施例を示したもので、本実施例は表示部２８
の例えば１、２桁目に常時括弧レベル数を表示し、他の
桁に層数及び演算結果を表示する如くなしたものである
。

なお説明の簡略化を計るために上記実施例と同様な部分
の説明は省略する。即ち、第８図３で開括弧キーが操作
されると、第６図のフローチャートに示す様に括弧レベ
ル数カウント桁Ａ。はカウントアップされ、そのカウン
トアップされた内容「１」は、開括弧に対応した記号「
〔」と共に第８図８で次の開括弧キーが操作されるまで
表示される。次に第８図８で開括弧キーが操作されると
上記同様に括弧レベル数はカウントアップされて「２」
となり開括弧に対応した記号「〔」と共に表示される。
しかして、第８図１２で開括弧キーが操作されると上記
括弧レベル数はカウントダウンされ、その内容「１」は
閉括弧に対応した記号「〕」と共に第８図に示す如く表
示される。なお、この閉括弧に対応する記号「〕」は開
括弧の記号「〔」と同様にデコーダ２７でデコードされ
るものである（図示略）。更に第８図１３で閉括弧キー
が操作されると括弧レベル数は「０」となり、この「０
」は記号「〕」と共に表示される。このように、本実施
例によると、使用している括弧レベル数を常時知ること
ができると共に、一連のキー操作後、括弧レベル数が「
０」になったことにより、開括弧キーに対応して閉括弧
キーが正しく操作されたことが容易に判断できる。なお
、上記２つの実施例では括弧レベル数の表示に際して、
「〕」及び「〔」の記号を用いて表示部の１、２桁目に
表示を行なったが、表示場所、及び表示記号はこれに限
らない。

また、後者実施例では暦数及び演算結果を表示部の３桁
目より上位桁に表示したが、括弧レベル数の表示が成さ
れていない場合は表示部の最下桁から表示する如く成し
ても良い。以上詳細に説明した如く、本発明によれば括
弧キーを操作する毎にアップカウント（開括弧キー）あ
るいはダウンカウント（閉括弧キー）するカウンタを設
け、このカウンタの計数値、即ち使用されている括弧レ
ベル数を所定の形態で表示させるようにしたことにより
、オベレ−外まこの表示により使用している括弧レベル
数を知り得、括弧レベル数がオーバすることによるエラ
ーの発生と未然に、しかも確実に防止することが出来る
。

またこのようにエラーの発生を未然に防ぐことが出来る
ことにより、その使用に際して不安感を取り除くことも
出来る等種々の利点を有する。

【図面の簡単な説明】

第１図は本発明の構成回路ブロック図、第２図は第１図
に於て使用されるタイミングパルスの図、第３図は第１
図中のＲＡＭの構成内容を示す図、第４図は第１図中の
スタックＲＡＭの構成内容を示す図、第５図は第１図中
のバッファ、デコーダ、表示部の詳細な回路図、第６図
は本発明の動作を説明するためのフローチャート、第７
図は一実施例のキー操作に基づく表示状態図、第８図は
他の実施例のキー操作に基づく表示状態図である。１・・・・・・ＲＯＭ、２・・・・・・ＲＯＭアドレス
部、３・・・・・・ＲＡＭ、９・・・・・・演算回路、
１５……スタツクＲＡＭ、１６・・・…バッファ、１
９…・・・アドレス変換回路、２７・・・・・・デコー
ダ、２８・・・・・・表示部、３０…・・・キー入力部
。第２図第３図第１図第５図第４図第６図第７図第８図

Claims

【特許請求の範囲】

１数値キー及び開括弧キー、閉括弧キーを含むフアン
クシヨンキーを有するキー入力部から入力されたデータ
あるいは指示に基づき括弧計算を含む所定の演算を実行
する小型電子式計算機に於て、上記開括弧キーあるいは
閉括弧キーが操作された際、操作されたキーが開括弧キ
ーかあるいは閉括弧キーかを判断する判断手段と、この
判断手段によつて開括弧キーと判断された際にはカウン
トアツプし、閉括弧キーと判断された際にはカウントダ
ウンする計数手段と、この計数手段の計数値を括弧レベ
ル数として所定の形態で表示させる表示制御手段とを具
備し、少くとも開括弧キーが操作された際括弧レベル数
を所定の形態で表示させるようにしたことを特徴とする
括弧レベル数表示方式。