JPS6239452B2 - - Google Patents
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- JPS6239452B2 JPS6239452B2 JP54073642A JP7364279A JPS6239452B2 JP S6239452 B2 JPS6239452 B2 JP S6239452B2 JP 54073642 A JP54073642 A JP 54073642A JP 7364279 A JP7364279 A JP 7364279A JP S6239452 B2 JPS6239452 B2 JP S6239452B2
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- Japan
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- register
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- item
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- signal
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/544—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices for evaluating functions by calculation
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computational Mathematics (AREA)
- Computing Systems (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Calculators And Similar Devices (AREA)
Description
【発明の詳細な説明】
本発明は、加減算実行命令キーを押下げること
によつて、入力数値データを他の複数のレジスタ
内のデータと加減算を実行し、その結果をそれぞ
れのレジスタに蓄える機能を有する計算機に関す
るものである。
によつて、入力数値データを他の複数のレジスタ
内のデータと加減算を実行し、その結果をそれぞ
れのレジスタに蓄える機能を有する計算機に関す
るものである。
例えば、ある問屋からｘという品物をＡ店にｘ
A円分、Ｂ店にｘB円分、Ｃ店にｘC円分納入し、
ｙという品物をＡ店にｙA円分、Ｂ店にｙB円分、
Ｃ店にｙC円分納入し、ｚという品物をＡ店にｚA
円分、Ｂ店にｚB円分、Ｃ店にｚC円分納入した場
合、従来の電子機器を用いて品物ｘ，ｙ，ｚのそ
れぞれの売上高Ｓx，Ｓy，Ｓz及びＡ，Ｂ，Ｃの
それぞれの店に対する売上げ高ＴA，ＴB，ＴCを
集計計算しようとするとそれぞれ、 Ｓx＝ｘA＋ｘB＋ｘC，Ｓy＝ｙA＋ｙB＋ｙC，Ｓ
z＝ｚA＋ｚB＋ｚC，ＴA＝ｘA＋ｙA＋ｚA，ＴB＝
ｘB＋ｙB＋ｚB，ＴC＝ｘC＋ｙC＋ｚCという計算
式に従つて集計計算をし、さらに、品物ｘ，ｙ，
ｚの全売上げＳTはＳT＝Ｓx＋Ｓy＋Ｓzあるいは
ＳT＝ＴA＋ＴB＋ＴCに従つて計算しなければなら
ず、たいへん手間がかかつた。
A円分、Ｂ店にｘB円分、Ｃ店にｘC円分納入し、
ｙという品物をＡ店にｙA円分、Ｂ店にｙB円分、
Ｃ店にｙC円分納入し、ｚという品物をＡ店にｚA
円分、Ｂ店にｚB円分、Ｃ店にｚC円分納入した場
合、従来の電子機器を用いて品物ｘ，ｙ，ｚのそ
れぞれの売上高Ｓx，Ｓy，Ｓz及びＡ，Ｂ，Ｃの
それぞれの店に対する売上げ高ＴA，ＴB，ＴCを
集計計算しようとするとそれぞれ、 Ｓx＝ｘA＋ｘB＋ｘC，Ｓy＝ｙA＋ｙB＋ｙC，Ｓ
z＝ｚA＋ｚB＋ｚC，ＴA＝ｘA＋ｙA＋ｚA，ＴB＝
ｘB＋ｙB＋ｚB，ＴC＝ｘC＋ｙC＋ｚCという計算
式に従つて集計計算をし、さらに、品物ｘ，ｙ，
ｚの全売上げＳTはＳT＝Ｓx＋Ｓy＋Ｓzあるいは
ＳT＝ＴA＋ＴB＋ＴCに従つて計算しなければなら
ず、たいへん手間がかかつた。
本発明の目的は、上述の点を鑑み同じデータの
集計計算でありながら、集計計算するデータのグ
ループが異なることにより、同じデータを何回も
用いて演算しなければならない無駄を除去するこ
とにある。
集計計算でありながら、集計計算するデータのグ
ループが異なることにより、同じデータを何回も
用いて演算しなければならない無駄を除去するこ
とにある。
本発明は、例えばＳx＝ｘA＋ｘB＋ｘC，Ｓy＝
ｙA＋ｙB＋ｙC，Ｓz＝ｚA＋ｚB＋ｚCの計算式に
従つて集計計算を行なうことにより、ＴA，ＴB，
ＴC，ＳTを同時に求められる計算機を提供する。
ｙA＋ｙB＋ｙC，Ｓz＝ｚA＋ｚB＋ｚCの計算式に
従つて集計計算を行なうことにより、ＴA，ＴB，
ＴC，ＳTを同時に求められる計算機を提供する。
以下、本発明による実施例として、電子式計算
機を示して説明を行なう。
機を示して説明を行なう。
第１図は本発明による実施例の電子式計算機の
ブロツク図である。
ブロツク図である。
キーボードKBは以下に示すキーを備えてい
る。Ｎは０〜９の数値キー。Ｆは＋，−，＝のフア
ンクシヨンキー。Ｓは後述のレジスタＣ１，Ｃ
２，Ｃ３，Ｍ内の内容を可視化するためのキー
で、キーＴ１，Ｔ２，Ｔ３，Ｔのそれぞれレジス
タＣ１，Ｃ２，Ｃ３，Ｍの内容を可視化するキー
である。CUはキーボードKBからの信号KBSやそ
の他の回路からの信号を受けて後述する回路に各
種制御信号（CDSP，CE，CT，GiTM，CC１，
CC２，CC３，CM，Cj，CALU）及びデータ信
号CUSを供給する制御ユニツトである。Ｅ，
Ｔ，iTEM，Ｃ１，Ｃ２，Ｃ３，Ｍは４ビツトの
パラレルレジスタで、それぞれＥは入力数値デー
タを格納するレジスタ、iTEMは“＋”キー又は
“−”キーを押下げた回数を記憶するアイテムカ
ウントレジスタ、Ｔ，Ｃ１，Ｃ２，Ｃ３，Ｍは加
減算結果を格納するレジスタである。DiSpは各
レジスタ内のデータを可視化するための表示装置
である。
る。Ｎは０〜９の数値キー。Ｆは＋，−，＝のフア
ンクシヨンキー。Ｓは後述のレジスタＣ１，Ｃ
２，Ｃ３，Ｍ内の内容を可視化するためのキー
で、キーＴ１，Ｔ２，Ｔ３，Ｔのそれぞれレジス
タＣ１，Ｃ２，Ｃ３，Ｍの内容を可視化するキー
である。CUはキーボードKBからの信号KBSやそ
の他の回路からの信号を受けて後述する回路に各
種制御信号（CDSP，CE，CT，GiTM，CC１，
CC２，CC３，CM，Cj，CALU）及びデータ信
号CUSを供給する制御ユニツトである。Ｅ，
Ｔ，iTEM，Ｃ１，Ｃ２，Ｃ３，Ｍは４ビツトの
パラレルレジスタで、それぞれＥは入力数値デー
タを格納するレジスタ、iTEMは“＋”キー又は
“−”キーを押下げた回数を記憶するアイテムカ
ウントレジスタ、Ｔ，Ｃ１，Ｃ２，Ｃ３，Ｍは加
減算結果を格納するレジスタである。DiSpは各
レジスタ内のデータを可視化するための表示装置
である。
ALUは制御ユニツトCUからの制御信号CALU
を受けて、バスラインＢを介して送られてくるデ
ータに対して加減算等の演算処理を行なう演算制
御ユニツトである。ｊはアイテムカウントレジス
タiTEMの内容を検知し、レジスタＥ内のデータ
とレジスタＣ１，Ｃ２，Ｃ３のどのレジスタ内の
データとを加減算を実行させるかを判断、決定
し、データを演算制御ユニツトALUに転送し、
そしてレジスタＥのデータとの演算結果をもとの
レジスタに転送する判断転送ユニツトである。な
お、上記の制御ユニツトCUはクロツクパルス発
生回路、遅延回路、ゲート回路、その他の論理回
路で構成されている順次制御回路及び各部をコン
トロールする制御信号であるマイクロ命令をプロ
グラムの形で記憶しているメモリROM（Read
Only Memory；読出し専用記憶装置）及びフラ
ツグＦによて、構成されている。
を受けて、バスラインＢを介して送られてくるデ
ータに対して加減算等の演算処理を行なう演算制
御ユニツトである。ｊはアイテムカウントレジス
タiTEMの内容を検知し、レジスタＥ内のデータ
とレジスタＣ１，Ｃ２，Ｃ３のどのレジスタ内の
データとを加減算を実行させるかを判断、決定
し、データを演算制御ユニツトALUに転送し、
そしてレジスタＥのデータとの演算結果をもとの
レジスタに転送する判断転送ユニツトである。な
お、上記の制御ユニツトCUはクロツクパルス発
生回路、遅延回路、ゲート回路、その他の論理回
路で構成されている順次制御回路及び各部をコン
トロールする制御信号であるマイクロ命令をプロ
グラムの形で記憶しているメモリROM（Read
Only Memory；読出し専用記憶装置）及びフラ
ツグＦによて、構成されている。
次に、本発明による実施例である計算機の作動
を、第２図の制御図に従つて、上述の第１図のブ
ロツク図と共に説明する。
を、第２図の制御図に従つて、上述の第１図のブ
ロツク図と共に説明する。
まず、制御ユニツトCUは、キーボードKBより
の信号及びその他の回路の状態を検知して、制御
ユニツトCUから以下の信号を発生する。
の信号及びその他の回路の状態を検知して、制御
ユニツトCUから以下の信号を発生する。
CDSP；表示装置DiSPを制御する信号
CE；レジスタＥのデータをバスラインＢに又は
バスラインＢのデータをレジスタＥに送る
信号 CT；レジスタＴのデータをバスラインＢに又は
バスラインＢのデータをレジスタＴに送る
信号 CiTM；レジスタiTEMのデータをバスラインＢ
に又はバスラインＢのデータをレジスタ
iTEMに送る信号又はiTEMのデータを判
断転送ユニツトｊに送る信号 CC１；レジスタＣ１のデータをバスラインＢに
又はバスラインＢのデータをレジスタＣ１
に送る信号又はＣ１のデータを判断転送ユ
ニツトｊに送る信号 CO２：レジスタＣ２のデータをバスラインＢに
又はバスラインＢのデータをレジスタＣ２
に送る信号又はＣ２のデータを判断転数ユ
ニツトｊに送る信号 CC３；レジスタＣ３のデータをバスラインＢに
又はバスラインＢのデータをレジスタＣ３
に送る信号又はＣ３のデータを判断転送ユ
ニツトｊに送る信号 CM；レジスタＭのデータをバスラインＢに又バ
スラインＢのデータをレジスタＭに送る信
号 CALU；ALUのデータをバスラインＢに又バス
ラインＢのデータをALUに送る信号又は
ALUのデータを判断転送ユニツトｊに送
る信号 Cj；判断転送ユニツトｊを制御する信号 例えば、キーボードKBよりレジスタＥに数値
データを入力した後、“＋”キーが押されると、
前述のROMのプログラムカウンターが第２図の
ステツプにセツトされROM内のプログラムカ
ウンターによつてアドレスされた記憶領域から前
述のマイクロ命令と呼ばれる制御信号を順次各部
に供給して処理を実行する。まず、制御信号
CE，CT，CALUによつてレジスタＥのデータと
レジスタＴのデータが演算制御ユニツトALUに
転送され演算ユニツトALUで加算演算処理を実
行して結果がレジスタＴに格納される。次に制御
信号CiTM，CALUによつてアイテムカウントレ
ジスタiTEMのデータが演算制御ユニツトALUに
転送され＋１され、結果が再びアイテムカウント
レジスタiTEMに格納される。その後ステツプ
でアイテムカウントレジスタiTEMの内容を検知
し、内容が“１”であればステツプに、“２”
であればステツプに、“３”であればステツプ
にそれぞれプログラムカウンターPCがセツト
される。例えばアイテムカウントレジスタiTEM
の内容が“２”であるときにはステツプにプロ
グラムカウンタPCがセツトされ、制御信号CE，
CC２，ALUによつてレジスタＥのデータとレジ
スタＣ２のデータが演算制御ユニツトALUに転
送され、加算演算処理されて結果がレジスタＣ２
に格納されて処理を終り、表示処理に移る。
バスラインＢのデータをレジスタＥに送る
信号 CT；レジスタＴのデータをバスラインＢに又は
バスラインＢのデータをレジスタＴに送る
信号 CiTM；レジスタiTEMのデータをバスラインＢ
に又はバスラインＢのデータをレジスタ
iTEMに送る信号又はiTEMのデータを判
断転送ユニツトｊに送る信号 CC１；レジスタＣ１のデータをバスラインＢに
又はバスラインＢのデータをレジスタＣ１
に送る信号又はＣ１のデータを判断転送ユ
ニツトｊに送る信号 CO２：レジスタＣ２のデータをバスラインＢに
又はバスラインＢのデータをレジスタＣ２
に送る信号又はＣ２のデータを判断転数ユ
ニツトｊに送る信号 CC３；レジスタＣ３のデータをバスラインＢに
又はバスラインＢのデータをレジスタＣ３
に送る信号又はＣ３のデータを判断転送ユ
ニツトｊに送る信号 CM；レジスタＭのデータをバスラインＢに又バ
スラインＢのデータをレジスタＭに送る信
号 CALU；ALUのデータをバスラインＢに又バス
ラインＢのデータをALUに送る信号又は
ALUのデータを判断転送ユニツトｊに送
る信号 Cj；判断転送ユニツトｊを制御する信号 例えば、キーボードKBよりレジスタＥに数値
データを入力した後、“＋”キーが押されると、
前述のROMのプログラムカウンターが第２図の
ステツプにセツトされROM内のプログラムカ
ウンターによつてアドレスされた記憶領域から前
述のマイクロ命令と呼ばれる制御信号を順次各部
に供給して処理を実行する。まず、制御信号
CE，CT，CALUによつてレジスタＥのデータと
レジスタＴのデータが演算制御ユニツトALUに
転送され演算ユニツトALUで加算演算処理を実
行して結果がレジスタＴに格納される。次に制御
信号CiTM，CALUによつてアイテムカウントレ
ジスタiTEMのデータが演算制御ユニツトALUに
転送され＋１され、結果が再びアイテムカウント
レジスタiTEMに格納される。その後ステツプ
でアイテムカウントレジスタiTEMの内容を検知
し、内容が“１”であればステツプに、“２”
であればステツプに、“３”であればステツプ
にそれぞれプログラムカウンターPCがセツト
される。例えばアイテムカウントレジスタiTEM
の内容が“２”であるときにはステツプにプロ
グラムカウンタPCがセツトされ、制御信号CE，
CC２，ALUによつてレジスタＥのデータとレジ
スタＣ２のデータが演算制御ユニツトALUに転
送され、加算演算処理されて結果がレジスタＣ２
に格納されて処理を終り、表示処理に移る。
次に“＝”キーが押下げられると、制御信号
CT，CM，CALUによつて、レジスタＴとＭのデ
ータが演算制御ユニツトALUに転送され、加算
処理され結果がレジスタＭに格納される。そして
制御ユニツトCU内に設けられたフラツグＦがセ
ツトされる。従つて、次に新しい演算を始めるべ
く置数等のキーを押下げるとフラツグＦを判断し
てレジスタＴ及びアイテムカウントレジスタ
iTEMが“０”となる。
CT，CM，CALUによつて、レジスタＴとＭのデ
ータが演算制御ユニツトALUに転送され、加算
処理され結果がレジスタＭに格納される。そして
制御ユニツトCU内に設けられたフラツグＦがセ
ツトされる。従つて、次に新しい演算を始めるべ
く置数等のキーを押下げるとフラツグＦを判断し
てレジスタＴ及びアイテムカウントレジスタ
iTEMが“０”となる。
“＋”キー及び“＝”キーは以上のような処理
を行なうので、前述の例において、ｘA□＋ｘB□＋ｘ
C□＋□＝ｙA□＋ｙB□＋ｙC□＋□＝ｚA□＋ｚB□＋ｚ
C□＋□＝なる
キー操作を行なうことによつて□＝を押下げる毎に
順に前述のＳx，Ｓy，ＳzがレジスタＴに得ら
れ、上記の一連のキー操作の後キーＴ１，Ｔ２，
Ｔ３，Ｔを押下げることによつてレジスタＣ１，
Ｃ２，Ｃ３，Ｍのそれぞれの内容即ち前述のＴ
A，ＴB，ＴC，Ｔが得られる。
を行なうので、前述の例において、ｘA□＋ｘB□＋ｘ
C□＋□＝ｙA□＋ｙB□＋ｙC□＋□＝ｚA□＋ｚB□＋ｚ
C□＋□＝なる
キー操作を行なうことによつて□＝を押下げる毎に
順に前述のＳx，Ｓy，ＳzがレジスタＴに得ら
れ、上記の一連のキー操作の後キーＴ１，Ｔ２，
Ｔ３，Ｔを押下げることによつてレジスタＣ１，
Ｃ２，Ｃ３，Ｍのそれぞれの内容即ち前述のＴ
A，ＴB，ＴC，Ｔが得られる。
このように前述の如くＳx，Ｓy，Ｓzをそれぞ
れ求めるキー操作と、ＴA，ＴB，ＴCをそれぞれ
求めるキー操作と、Ｔを求めるキー操作とをそれ
ぞれ独立に行なわず、Ｓx，Ｓy，Ｓzを求めるキ
ー操作を実行するだけで同時にＴA，ＴB，ＴC，
Ｔを求めることができキー操作の簡素化が計れ
る。
れ求めるキー操作と、ＴA，ＴB，ＴCをそれぞれ
求めるキー操作と、Ｔを求めるキー操作とをそれ
ぞれ独立に行なわず、Ｓx，Ｓy，Ｓzを求めるキ
ー操作を実行するだけで同時にＴA，ＴB，ＴC，
Ｔを求めることができキー操作の簡素化が計れ
る。
第１図は本発明による一実施例を示すブロツク
図、第２図は第１図に示す制御を説明する図。 iTEM…アイテムカウントレジスタ、ｊ…判断
転送ユニツト。
図、第２図は第１図に示す制御を説明する図。 iTEM…アイテムカウントレジスタ、ｊ…判断
転送ユニツト。
Claims (1)
- １ 加算もしくは減算実行命令キーの操作に応答
し、入力数値データを第１のレジスタの内容と加
算もしくは減算し、その結果を前記第１のレジス
タに格納する手段と、前記入力数値データを前記
加算もしくは減算実行命令キーを操作した回数に
より定まる第２レジスタの内容と加算もしくは減
算し、該結果を前記第２レジスタに格納する手段
とを有する計算機。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7364279A JPS55164961A (en) | 1979-06-11 | 1979-06-11 | Calculator |
| US06/154,867 US4367535A (en) | 1979-06-11 | 1980-05-30 | Calculator for cross summing a plurality of operands |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7364279A JPS55164961A (en) | 1979-06-11 | 1979-06-11 | Calculator |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55164961A JPS55164961A (en) | 1980-12-23 |
| JPS6239452B2 true JPS6239452B2 (ja) | 1987-08-24 |
Family
ID=13524142
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7364279A Granted JPS55164961A (en) | 1979-06-11 | 1979-06-11 | Calculator |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4367535A (ja) |
| JP (1) | JPS55164961A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58189761A (ja) * | 1982-04-30 | 1983-11-05 | Casio Comput Co Ltd | 表デ−タ集計処理装置 |
| JPS5947638A (ja) * | 1982-09-08 | 1984-03-17 | Sharp Corp | 図表作成装置 |
| US4860233A (en) * | 1985-10-22 | 1989-08-22 | Pitchford Leonard J | Dedicated foot/inch calculator |
| US4802091A (en) * | 1986-10-31 | 1989-01-31 | International Business Machines Corporation | Method for improving the efficiency of arithmetic code generation in an optimizing compiler using the technique of reassociation |
| US5958001A (en) * | 1994-03-31 | 1999-09-28 | Motorola, Inc. | Output-processing circuit for a neural network and method of using same |
| US10255228B2 (en) * | 2011-12-06 | 2019-04-09 | Nvidia Corporation | System and method for performing shaped memory access operations |
| US11737521B2 (en) | 2021-05-12 | 2023-08-29 | Curt Tucker | Multiple-utility release buckle |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3564226A (en) * | 1966-12-27 | 1971-02-16 | Digital Equipment | Parallel binary processing system having minimal operational delay |
| US3593313A (en) * | 1969-12-15 | 1971-07-13 | Computer Design Corp | Calculator apparatus |
| US3812470A (en) * | 1972-07-31 | 1974-05-21 | Westinghouse Electric Corp | Programmable digital signal processor |
| US3973113A (en) * | 1974-09-19 | 1976-08-03 | Goldsamt Alan B | Electronic calculator for feet-inch-fraction numerics |
| US4128880A (en) * | 1976-06-30 | 1978-12-05 | Cray Research, Inc. | Computer vector register processing |
-
1979
- 1979-06-11 JP JP7364279A patent/JPS55164961A/ja active Granted
-
1980
- 1980-05-30 US US06/154,867 patent/US4367535A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4367535A (en) | 1983-01-04 |
| JPS55164961A (en) | 1980-12-23 |
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