JPS603227B2 - 共通母線の制御装置 - Google Patents
共通母線の制御装置Info
- Publication number
- JPS603227B2 JPS603227B2 JP6370778A JP6370778A JPS603227B2 JP S603227 B2 JPS603227 B2 JP S603227B2 JP 6370778 A JP6370778 A JP 6370778A JP 6370778 A JP6370778 A JP 6370778A JP S603227 B2 JPS603227 B2 JP S603227B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- common bus
- gate
- computer
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Landscapes
- Small-Scale Networks (AREA)
- Bus Control (AREA)
Description
【発明の詳細な説明】
本発明は複数の計算機等を接続して連携動作を行なうた
めの共通母線制御装置に関するものであり特にマイクロ
コンピュータなどの小規模なシステムに関するものであ
る。
めの共通母線制御装置に関するものであり特にマイクロ
コンピュータなどの小規模なシステムに関するものであ
る。
従来この種の装置として第１図に示すものがあった。
第１図においてｌａ，ｌｂ，ｌｃは計算機、２は共通母
線を制御するバスマスター、３〜５は共通母線の使用を
要求するＲＥＱ信号、６〜８は共通母線の使用を許可す
るＡＣＫ信号、９は計算機ｌａ，ｌｂ，ｌｃが情報交換
をするための共通母線である。次に動作について説明す
る。
線を制御するバスマスター、３〜５は共通母線の使用を
要求するＲＥＱ信号、６〜８は共通母線の使用を許可す
るＡＣＫ信号、９は計算機ｌａ，ｌｂ，ｌｃが情報交換
をするための共通母線である。次に動作について説明す
る。
共通母線９によって情報伝送をする場合、共通母線９に
対し主導権をもって使用している計算機は１台でなけれ
ばならない。すなわち、信号の受信側は２台以上の複数
台数があっても良いが送信側は１台でなければ信号が重
なり合って共通母線９が使用できない。そのために第１
図に示す如く３台の計算機から同時に共通母線９の使用
要求が起った時３台の計算機関で共通母線９を使用する
順序を決める必要があり１〜３の各計算機は使用を要求
するＲＥＱ信号３〜５を単独にバスマスター２に送信す
る。バスマスタ−２ではあらかじめ決めておいた同時要
求に対する優先順序に従って、該当する最優先順位の計
算機にのみ使用を許容するＡＣＫ信号（６〜８の中の１
つ）を返送する。ＡＣＫ信号を受信した計算機は共通母
線９を使って他の計算機とのデータ交換を行なう。従来
のこのような装置では、ＲＥＱ信号線３〜５、ＡＣＫ信
号線６〜８が計算機の台数に比例して多くなるという欠
点があり、又、同時要求に対する優先権を決定する回路
が計算機の使用目的に合せて決定してやる必要があり、
如何なる場合にも適用できる柔軟なものにするには非常
に複雑になるという欠点があった。
対し主導権をもって使用している計算機は１台でなけれ
ばならない。すなわち、信号の受信側は２台以上の複数
台数があっても良いが送信側は１台でなければ信号が重
なり合って共通母線９が使用できない。そのために第１
図に示す如く３台の計算機から同時に共通母線９の使用
要求が起った時３台の計算機関で共通母線９を使用する
順序を決める必要があり１〜３の各計算機は使用を要求
するＲＥＱ信号３〜５を単独にバスマスター２に送信す
る。バスマスタ−２ではあらかじめ決めておいた同時要
求に対する優先順序に従って、該当する最優先順位の計
算機にのみ使用を許容するＡＣＫ信号（６〜８の中の１
つ）を返送する。ＡＣＫ信号を受信した計算機は共通母
線９を使って他の計算機とのデータ交換を行なう。従来
のこのような装置では、ＲＥＱ信号線３〜５、ＡＣＫ信
号線６〜８が計算機の台数に比例して多くなるという欠
点があり、又、同時要求に対する優先権を決定する回路
が計算機の使用目的に合せて決定してやる必要があり、
如何なる場合にも適用できる柔軟なものにするには非常
に複雑になるという欠点があった。
さらに優先順位をつける必要のない場合にも同時要求に
対する対策として必ず優先順位をつける必要がある。
対する対策として必ず優先順位をつける必要がある。
この発明は上記のような欠点を除去するため計算機台数
に比例してＲＥＱ信号、ＡＣＫ信号線が増加することも
なく、優先順位をつける必要のない場合にも使用できる
単純なバスマスターを採用する新しい方式による共通母
線の制御装置を提供するものである。
に比例してＲＥＱ信号、ＡＣＫ信号線が増加することも
なく、優先順位をつける必要のない場合にも使用できる
単純なバスマスターを採用する新しい方式による共通母
線の制御装置を提供するものである。
以下この発明の一実施例を図について説明する。
第２図は共通母線制御装置の全体構成を示す図であり、
図に於て１０ａ，１ｏｂ，１０ｃ，１０ｄは計算機で共
通母線９を通して各々データ交換が可能になっており、
各計算機からの母線使用要求を受付け使用許可を与える
バスマスター１１とその制御線１２，１３，１４によっ
て共通母線の制御が行なわれる。
図に於て１０ａ，１ｏｂ，１０ｃ，１０ｄは計算機で共
通母線９を通して各々データ交換が可能になっており、
各計算機からの母線使用要求を受付け使用許可を与える
バスマスター１１とその制御線１２，１３，１４によっ
て共通母線の制御が行なわれる。
第３図は共通母線におけるバスマスタ−の動作を説明す
るための図で、バスマスター１１と１台の計算機、すな
わち同図では第２図における計算機１０ｃのバスマスタ
ーィンタフエース回路２５との関係を示している。
るための図で、バスマスター１１と１台の計算機、すな
わち同図では第２図における計算機１０ｃのバスマスタ
ーィンタフエース回路２５との関係を示している。
バスマスタ−１１はクロック発生器１５の出力がゲート
１６を通りカウンター１７のクロック入力に接続され、
カウンター１７の出力が制御線１３，１４すなわちＴＳ
，，ＴＳ。となり各計算機のバスマスターィンターフェ
ース回路に入る。従って１３，１４の制御線はカウンタ
ー１７にクロツクが入っている間サイクリツクに“１”
，“０”を繰返している。ゲート１６は共通母線９の使
用中であることを示す各計算機からのビジー信号ＢＳＹ
１２によってクロツク発生器１５の出力をカゥター１７
に入るのを禁止するゲートである。１８ａ，１８ｂはエ
クスクルーシプＯＲゲート、１ ９はＡＮＤゲートであ
り、この３つのゲートはＴＳ，及びＴＳｏの信号が自己
の計算機１０ｃにあらかじめ決められた信号（以下ユニ
ット番号と称す）になった事を検出する回路で、その出
力信号２０をトリガーとして共通母線使用要求信号ＲＥ
Ｑ２２が“１”の時、認知フリップフロツプＡＣＫ Ｆ
ノＦ２１をセットする。
１６を通りカウンター１７のクロック入力に接続され、
カウンター１７の出力が制御線１３，１４すなわちＴＳ
，，ＴＳ。となり各計算機のバスマスターィンターフェ
ース回路に入る。従って１３，１４の制御線はカウンタ
ー１７にクロツクが入っている間サイクリツクに“１”
，“０”を繰返している。ゲート１６は共通母線９の使
用中であることを示す各計算機からのビジー信号ＢＳＹ
１２によってクロツク発生器１５の出力をカゥター１７
に入るのを禁止するゲートである。１８ａ，１８ｂはエ
クスクルーシプＯＲゲート、１ ９はＡＮＤゲートであ
り、この３つのゲートはＴＳ，及びＴＳｏの信号が自己
の計算機１０ｃにあらかじめ決められた信号（以下ユニ
ット番号と称す）になった事を検出する回路で、その出
力信号２０をトリガーとして共通母線使用要求信号ＲＥ
Ｑ２２が“１”の時、認知フリップフロツプＡＣＫ Ｆ
ノＦ２１をセットする。
ＡＣＫＦ／Ｆのリセット端子には共通母線の使用が終了
した時に発生する信号２３が接続され、その出力の否定
信号はＢＳＹ信号１２に接続されている。第４図は第３
図に示す共通母線制御装鷹を用いて、計算機間でデータ
転送する場合の一実施例を示している。ここでは計算機
１０ｃから計算機１ｏｂにデ−夕を要求した場合の例で
あり、２５は第３図に示すものと同様のものであり、２
５のＧＡＴＥ用信号２４によって計算機１０ｂ内の所定
のデータアドレスを示すアドレス信号３２をゲート３１
を通り共通母線２８に接続してある。このアドレス信号
３２は計算機１０ｂ内のデコーダ３５に入力され、自己
の計算機であることを検知すると共に、その内容に従っ
たデータ３８をゲート３６を通して共通信号母線２９に
出力する。一方ゲート３７は、データ３８が準備できた
ことを示すＲＥＡＤＹ信号３９とデコーダ３５の出力に
より、ＴＳ，，ＴＳｏの内容をＣＤＲ信号として計算機
１０ｃに返送する。計算機１０ｃではＣＤＲ信号のデコ
ーダ３０により自己のユニット番号である事を検知しそ
の信号でデータ信号母線２９の内容を計算機内にとり込
むためにゲート３３に接続してある。第５図は各部の波
形を示す図である。
した時に発生する信号２３が接続され、その出力の否定
信号はＢＳＹ信号１２に接続されている。第４図は第３
図に示す共通母線制御装鷹を用いて、計算機間でデータ
転送する場合の一実施例を示している。ここでは計算機
１０ｃから計算機１ｏｂにデ−夕を要求した場合の例で
あり、２５は第３図に示すものと同様のものであり、２
５のＧＡＴＥ用信号２４によって計算機１０ｂ内の所定
のデータアドレスを示すアドレス信号３２をゲート３１
を通り共通母線２８に接続してある。このアドレス信号
３２は計算機１０ｂ内のデコーダ３５に入力され、自己
の計算機であることを検知すると共に、その内容に従っ
たデータ３８をゲート３６を通して共通信号母線２９に
出力する。一方ゲート３７は、データ３８が準備できた
ことを示すＲＥＡＤＹ信号３９とデコーダ３５の出力に
より、ＴＳ，，ＴＳｏの内容をＣＤＲ信号として計算機
１０ｃに返送する。計算機１０ｃではＣＤＲ信号のデコ
ーダ３０により自己のユニット番号である事を検知しそ
の信号でデータ信号母線２９の内容を計算機内にとり込
むためにゲート３３に接続してある。第５図は各部の波
形を示す図である。
０６Ｃ，ＴＳ，，ＴＳの ＲＥＱ，ＧＡＴＥ，ＣＭＰは
第３図に示す各々１５，１４，１３，２２，２４，２３
の信号であり、ＡＤＤ，ＤＡＴＡ，ＣＤＲは第４図に示
す２８，２９，２７の信号である。
第３図に示す各々１５，１４，１３，２２，２４，２３
の信号であり、ＡＤＤ，ＤＡＴＡ，ＣＤＲは第４図に示
す２８，２９，２７の信号である。
第６図はバスマスターを冗長化した場合の−実施例で第
３図に示すＯＳＣ１５の他に予備にＯＳＣ４０がある。
３図に示すＯＳＣ１５の他に予備にＯＳＣ４０がある。
これら２つのクロツクはＡＮＤゲート４ １，４２，Ｏ
Ｒゲート４３を通りゲート１６に入る。ＯＲゲート４３
はゲート４１又は４２のどちらかが出力されておれば出
力クロツクが出るようになっている。クロツク発生器Ｏ
ＳＣ．１５はクロック停止検出回路４４により常に監視
しておりその出力によりゲート４１及び４２を切替えて
いる。ゲート１６は第３図に示すゲートと同じものであ
り、その出力は１７ａ，１７ｂ，１７ｃの３つのカウン
ターに入り出力は各カウンタの出力ビット毎に２／３の
選択回路をとりＴＳ，，ＴＳｏとして母線に出力される
。次にこの発明の作用、動作について説明する。
Ｒゲート４３を通りゲート１６に入る。ＯＲゲート４３
はゲート４１又は４２のどちらかが出力されておれば出
力クロツクが出るようになっている。クロツク発生器Ｏ
ＳＣ．１５はクロック停止検出回路４４により常に監視
しておりその出力によりゲート４１及び４２を切替えて
いる。ゲート１６は第３図に示すゲートと同じものであ
り、その出力は１７ａ，１７ｂ，１７ｃの３つのカウン
ターに入り出力は各カウンタの出力ビット毎に２／３の
選択回路をとりＴＳ，，ＴＳｏとして母線に出力される
。次にこの発明の作用、動作について説明する。
一般に共通母線の制御装置は大きく分け共通母線の使用
要求に対する競合問題とデータ交換の方法に関する問題
の２つに大別できる。すなわち第２図において１０ａ〜
１０ｄの４台の計算機が同時に共通母線の使用要求を出
した場合にどう処理するかということと、１０ａの計算
機が共通母線を使用する権利を獲得した後、如何にして
所望するデータを転送するかという問題である。まず前
者について第３図を中心にして説明する。説明をわかり
易くするため共通母線に接続される計算機の台数を４台
と限定し、各計算機はユニット番号として井０〜井３の
各番号を割振っておく。
要求に対する競合問題とデータ交換の方法に関する問題
の２つに大別できる。すなわち第２図において１０ａ〜
１０ｄの４台の計算機が同時に共通母線の使用要求を出
した場合にどう処理するかということと、１０ａの計算
機が共通母線を使用する権利を獲得した後、如何にして
所望するデータを転送するかという問題である。まず前
者について第３図を中心にして説明する。説明をわかり
易くするため共通母線に接続される計算機の台数を４台
と限定し、各計算機はユニット番号として井０〜井３の
各番号を割振っておく。
今、各計算機１０ａ〜１０ｄの全てから母線使用要求が
出ていないとすればＢＳＹ制御線１２のＢＳＹ制御信号
は“０”であるためゲート１６はクロツク発生器の出力
をそのままカウンター１７に入力されている。カウンタ
ー１７は最低０〜３までカウントできる２ビットのバイ
ナリーカウンターが使用できる。カウンターの出力の内
、？ビットをＴＳｏ，？ビットをＴＳ，に接続しておけ
ばＴＳ，とＴＳｏをデコードすれば０〜３をサイクリツ
クに繰返していることになる。計算機１０ｃのユニット
番号を２とすればＴＳ，＝“１”，ＴＳｏ＝“０”の時
、信号２０‘ま“１”となりＲＥＱ信号２２が“１”で
あれば信号２０の立上りでＡＣＫＦ／Ｆ２１をセットす
る。
出ていないとすればＢＳＹ制御線１２のＢＳＹ制御信号
は“０”であるためゲート１６はクロツク発生器の出力
をそのままカウンター１７に入力されている。カウンタ
ー１７は最低０〜３までカウントできる２ビットのバイ
ナリーカウンターが使用できる。カウンターの出力の内
、？ビットをＴＳｏ，？ビットをＴＳ，に接続しておけ
ばＴＳ，とＴＳｏをデコードすれば０〜３をサイクリツ
クに繰返していることになる。計算機１０ｃのユニット
番号を２とすればＴＳ，＝“１”，ＴＳｏ＝“０”の時
、信号２０‘ま“１”となりＲＥＱ信号２２が“１”で
あれば信号２０の立上りでＡＣＫＦ／Ｆ２１をセットす
る。
ＲＥＱ信号２２が無ければＡＣＫＦ／Ｆ２１はセットさ
れず、ＴＳ，とＴＳｏは次のクロツクでＴＳ，コ１，Ｔ
Ｓｏ＝１となり信号２０は“０”の状態となる。この時
ＲＥＱ信号２２が来てもＡＣＫ Ｆ／Ｆはセットされな
い。ＲＥＱ信号がありＡＣＫ Ｆ／Ｆがセットされると
ＢＳＹ制御信号は“１”となりバスマスタ−のゲート１
６は閉じられるためカウンターは現状維持となる。
れず、ＴＳ，とＴＳｏは次のクロツクでＴＳ，コ１，Ｔ
Ｓｏ＝１となり信号２０は“０”の状態となる。この時
ＲＥＱ信号２２が来てもＡＣＫ Ｆ／Ｆはセットされな
い。ＲＥＱ信号がありＡＣＫ Ｆ／Ｆがセットされると
ＢＳＹ制御信号は“１”となりバスマスタ−のゲート１
６は閉じられるためカウンターは現状維持となる。
すなわちＲＥＱを検知した時のＴＳ，とＴＳｏの信号状
態のまま停止するので他のユニット番号のＡＣＫＦ／Ｆ
はセット不可能な状態となる。従ってＡＣＫ Ｆ／Ｆが
セットされたことは自己の計算機が共通母線を使用して
も良いということになる。計算機１０ｃは母線の使用を
終了した時にＣＭ円信号２３を発生させＡＣＫ Ｆ／Ｆ
をリセットする。
態のまま停止するので他のユニット番号のＡＣＫＦ／Ｆ
はセット不可能な状態となる。従ってＡＣＫ Ｆ／Ｆが
セットされたことは自己の計算機が共通母線を使用して
も良いということになる。計算機１０ｃは母線の使用を
終了した時にＣＭ円信号２３を発生させＡＣＫ Ｆ／Ｆ
をリセットする。
これによりゲート１６が関となり、カウンタ１７は動き
出し、ユニット番号井３，井０，井１，井２とサィクリ
ックにＡＣＫ Ｆ／Ｆのトリガー端子に信号を加えてい
く。第４図は共通母線を使用した場合のデータ交換に関
する一実施例で、第３図に示すバスマスタ−インタフェ
ース回路２５を使用している。
出し、ユニット番号井３，井０，井１，井２とサィクリ
ックにＡＣＫ Ｆ／Ｆのトリガー端子に信号を加えてい
く。第４図は共通母線を使用した場合のデータ交換に関
する一実施例で、第３図に示すバスマスタ−インタフェ
ース回路２５を使用している。
バスマスターインタフエース回路２５は共通母線として
ＴＳ，，ＴＳｏ，ＢＳＹの３つの母線に俵総され前述の
如く計算機１０ｃが母線の使用権を得ることができ、そ
の時のＧＡＴＥ信号２４によってデータ転送の相手側ア
ドレス信号３２をゲート３１でアドレスバスＡＤＤ２８
に出力する。通常このアドレス信号線は複数本あり共通
母線ＤＡＴＡ２９に接続されているユニット番号及び相
手側ユニット内のデータ番地から構成されている。今計
算機１ｏｂに対し１０ｃからアドレス信号が送られてい
るとすれば計算機１０ｂのデコーダ３５でユニット番号
及びデータ番地をデコードし必要なデータ３８を共通母
線ＤＡＴＡ２９に出力する。又、データ３８が用意でき
た時点でＲＥＡＤＹ信号３９を発生させ、現在のＴＳ，
，ＴＳｏ２６の内容を送線線ＣＤＲ信号２７として計算
機１０ｃに返送する。このようにすれば計算機１０ｂは
計算機１０ｃと同期することなく動かすことができる。
ＣＤＲ信号２７は計算機１０ｃで受信しデコーダ３０で
デコードすることにより自己のユニット番号と同じであ
ることを検知することができ、自己の転送指令に対する
応答があったことがわかる。すなわち、共通母線ＤＡＴ
Ａ２９に指令したデータが出力されていることを知る。
従ってデコーダ３０の出力信号をトリガーとしゲート３
３を開けデータ３４を得ることができる。計算機１０ｃ
でデータ３４を格納した後、共通母線２９の使用が一担
完了するためＣＭＰ信号を発生させ、バスマスターイン
ターフェイス回路のＡＣＫＦ／Ｆをリセットして、共通
母線２９を他のユニットに譲り渡す。もし引続いて共通
母線を使用したいとしてもＴＳ，，ＴＳｏが再度自己の
ユニット番号になるまで待つ必要がある。マイクロコン
ピュータの様に遅いスピードの計算機では実際に使用す
る共通母線の専有時間に比べ、メモリアクセスなどの他
のマシンサイクルが非常に大きいため、このような制御
装置が有効となる。又、ＯＳＣ１５の周波数は通常１０
雌ＨＺ〜ＩＭＨＺ程度を使用するため、上記の様に検出
が一巡しても、ほとんど影響がないと考えられる。以上
の動作をタイムチャートに示したのが第５図である。第
６図は簡素化されたバスマスタ−を冗長回路とした例で
、この回路ではＯＳＣ１５及びカウンター１７を冗長化
している。同図に於てクロック停止検出回路４４はＯＳ
Ｃ，１５の発振停止しておりＯＳＣ，１５が発振してい
る間はィンバータ４５によりゲート４１が開となりゲ−
ト４２は閉となっている。もし、０６Ｃ，１５の発振が
停止すれば停止検出回路４４が動作し、ゲート４１が開
となりゲート４２が開となるためＯＳＣ２４０の発振が
出力される。カウンター１７ａ，１７００１７ｃは単純
なバィナリーカウンターにすれば３者択２回路４６によ
り容易に信頼性の高いカウンターを作ることができる。
ＴＳ，，ＴＳｏ，ＢＳＹの３つの母線に俵総され前述の
如く計算機１０ｃが母線の使用権を得ることができ、そ
の時のＧＡＴＥ信号２４によってデータ転送の相手側ア
ドレス信号３２をゲート３１でアドレスバスＡＤＤ２８
に出力する。通常このアドレス信号線は複数本あり共通
母線ＤＡＴＡ２９に接続されているユニット番号及び相
手側ユニット内のデータ番地から構成されている。今計
算機１ｏｂに対し１０ｃからアドレス信号が送られてい
るとすれば計算機１０ｂのデコーダ３５でユニット番号
及びデータ番地をデコードし必要なデータ３８を共通母
線ＤＡＴＡ２９に出力する。又、データ３８が用意でき
た時点でＲＥＡＤＹ信号３９を発生させ、現在のＴＳ，
，ＴＳｏ２６の内容を送線線ＣＤＲ信号２７として計算
機１０ｃに返送する。このようにすれば計算機１０ｂは
計算機１０ｃと同期することなく動かすことができる。
ＣＤＲ信号２７は計算機１０ｃで受信しデコーダ３０で
デコードすることにより自己のユニット番号と同じであ
ることを検知することができ、自己の転送指令に対する
応答があったことがわかる。すなわち、共通母線ＤＡＴ
Ａ２９に指令したデータが出力されていることを知る。
従ってデコーダ３０の出力信号をトリガーとしゲート３
３を開けデータ３４を得ることができる。計算機１０ｃ
でデータ３４を格納した後、共通母線２９の使用が一担
完了するためＣＭＰ信号を発生させ、バスマスターイン
ターフェイス回路のＡＣＫＦ／Ｆをリセットして、共通
母線２９を他のユニットに譲り渡す。もし引続いて共通
母線を使用したいとしてもＴＳ，，ＴＳｏが再度自己の
ユニット番号になるまで待つ必要がある。マイクロコン
ピュータの様に遅いスピードの計算機では実際に使用す
る共通母線の専有時間に比べ、メモリアクセスなどの他
のマシンサイクルが非常に大きいため、このような制御
装置が有効となる。又、ＯＳＣ１５の周波数は通常１０
雌ＨＺ〜ＩＭＨＺ程度を使用するため、上記の様に検出
が一巡しても、ほとんど影響がないと考えられる。以上
の動作をタイムチャートに示したのが第５図である。第
６図は簡素化されたバスマスタ−を冗長回路とした例で
、この回路ではＯＳＣ１５及びカウンター１７を冗長化
している。同図に於てクロック停止検出回路４４はＯＳ
Ｃ，１５の発振停止しておりＯＳＣ，１５が発振してい
る間はィンバータ４５によりゲート４１が開となりゲ−
ト４２は閉となっている。もし、０６Ｃ，１５の発振が
停止すれば停止検出回路４４が動作し、ゲート４１が開
となりゲート４２が開となるためＯＳＣ２４０の発振が
出力される。カウンター１７ａ，１７００１７ｃは単純
なバィナリーカウンターにすれば３者択２回路４６によ
り容易に信頼性の高いカウンターを作ることができる。
但しカウンター１７ａ，１７ｂ，１７ｃはあるカウント
値に於て同期をとる回路を含めたものでなければならな
いがその方法については本発明の目的ではないのでここ
では省略する。なお上記実施例において、ＴＳ，，ＴＳ
ｏの制御線１３，１４は２本であったが、２本以上にし
カウンター１７のビット数を増加させれば共通信号母線
に接続できる最大計算台数は２ｎ（ｎ＝ＴＳｏ，ＴＳ，
…・・・の数）の割合で増加させることができる。又、
第４図に於てＣＤＲ信号２７はＴＳｏ，ＴＳ．２６の内
容をゲート３７により使用したがＴＳｏ，ＴＳ，の代り
に特別な信号線を別途アドレス信号出力と同時に計算機
１０ｃより１０ｃに送りその内容をＴＳ，，ＴＳｏの代
りに使用しても同様の効果を得ることはできる。さらに
第６図は発振器１５及びカウンター１７を冗長化したも
のを示したがゲート回路１６始め各回路を冗長化できる
のは当然と言える。カウンター１７は２進カウンターに
限定することなく同様の効果が得られる他の手段であっ
ても良い。
値に於て同期をとる回路を含めたものでなければならな
いがその方法については本発明の目的ではないのでここ
では省略する。なお上記実施例において、ＴＳ，，ＴＳ
ｏの制御線１３，１４は２本であったが、２本以上にし
カウンター１７のビット数を増加させれば共通信号母線
に接続できる最大計算台数は２ｎ（ｎ＝ＴＳｏ，ＴＳ，
…・・・の数）の割合で増加させることができる。又、
第４図に於てＣＤＲ信号２７はＴＳｏ，ＴＳ．２６の内
容をゲート３７により使用したがＴＳｏ，ＴＳ，の代り
に特別な信号線を別途アドレス信号出力と同時に計算機
１０ｃより１０ｃに送りその内容をＴＳ，，ＴＳｏの代
りに使用しても同様の効果を得ることはできる。さらに
第６図は発振器１５及びカウンター１７を冗長化したも
のを示したがゲート回路１６始め各回路を冗長化できる
のは当然と言える。カウンター１７は２進カウンターに
限定することなく同様の効果が得られる他の手段であっ
ても良い。
上記説明では各ユニットは共通母線の使用が完了すれば
ＡＮＤゲート１６を解除することによりカウンター７の
現在値の続きから始めるが、既Ｙ信号１２の立下りに於
てカウンターをリセットする様にすれば、カウンターが
イニシャル値より再び開始する様になる。
ＡＮＤゲート１６を解除することによりカウンター７の
現在値の続きから始めるが、既Ｙ信号１２の立下りに於
てカウンターをリセットする様にすれば、カウンターが
イニシャル値より再び開始する様になる。
このようにすれば常にイニシャル値（通常出力が００）
がバス競合の技優先となりカウンターの出力で大きい値
にあるユニット番号のユニットは優先権が最低となり、
優先順位をつけた共通母線の制御を行なうことができる
。この発明によれば次の様な効果がある。‘１１ バス
マスターを使用する方式に於て、共通母線に接続する台
数はバスマスターと各計算機間を接続する線数（上記実
施例ではＴＳ，，ＴＳｏの数）をｎとした時２ｎ台まで
可能となり線数が少なくて済め。
がバス競合の技優先となりカウンターの出力で大きい値
にあるユニット番号のユニットは優先権が最低となり、
優先順位をつけた共通母線の制御を行なうことができる
。この発明によれば次の様な効果がある。‘１１ バス
マスターを使用する方式に於て、共通母線に接続する台
数はバスマスターと各計算機間を接続する線数（上記実
施例ではＴＳ，，ＴＳｏの数）をｎとした時２ｎ台まで
可能となり線数が少なくて済め。
例えばｎ＝４とすれば１６台まで可能となる。‘２１
簡単なバスマスタ−及びインタフェースにより構成する
ことができるので、共通母線の信頼性を上げることがで
きる。
簡単なバスマスタ−及びインタフェースにより構成する
ことができるので、共通母線の信頼性を上げることがで
きる。
‘３｝ 簡単なバスマスターにしたため冗長回路をとる
ことができさらに高信頼にすることができる。
ことができさらに高信頼にすることができる。
第１図は従来共通母線の制御装置、第２図はこの発明に
係る共通母線の制御装置の全体構成を示す図、第３図は
この発明に係る共通母線の制御装置の構成図、第４図は
この発明の一実施例による第３図の制御装置を利用して
データを転送する装置、第５図は第３図、第４図の各部
における波形説明図、第６図はバスマスターを冗長化し
た場合の一例である。 図において、９，２９は共通母線、１０ａ，１０ｂ，１
０ｃ，１０ｄは計算機、１２はビジー線、１３，１４，
２６は制御線、１５は発振器、１６はゲート回路、１７
，１７ａ，１７ｂ，１７ｃはカウンタ、２１は認知フリ
ップフロツプ回路の如き認知回路、２２は共通母線使用
要求信号、２５は計算機のバスマスターインターフェイ
ス回路である。 各図において同一符号は同一または相当部分を示す。第
１図 第２図 第３図 第４図 第５図 第６図
係る共通母線の制御装置の全体構成を示す図、第３図は
この発明に係る共通母線の制御装置の構成図、第４図は
この発明の一実施例による第３図の制御装置を利用して
データを転送する装置、第５図は第３図、第４図の各部
における波形説明図、第６図はバスマスターを冗長化し
た場合の一例である。 図において、９，２９は共通母線、１０ａ，１０ｂ，１
０ｃ，１０ｄは計算機、１２はビジー線、１３，１４，
２６は制御線、１５は発振器、１６はゲート回路、１７
，１７ａ，１７ｂ，１７ｃはカウンタ、２１は認知フリ
ップフロツプ回路の如き認知回路、２２は共通母線使用
要求信号、２５は計算機のバスマスターインターフェイ
ス回路である。 各図において同一符号は同一または相当部分を示す。第
１図 第２図 第３図 第４図 第５図 第６図
Claims (1)
- １ 複数の計算機に共通に接続されて情報伝送の通路と
なる共通母線の上記計算機による使用を制御するものに
おいて、ｎ本の制御線に少なくとも２ｎ周期でロジツク
信号を符号化して出力するカウンタ、上記各計算機に設
けられて上記全制御線のロジツク信号を復号化し、自己
の所定値に一致すると出力する検出回路、この検出回路
の出力および上記検出回路が設けられている計算機から
上記共通母線に対する使用要求信号があるときに出力す
る認知回路、この認知回路の出力によつて上記カウンタ
の計数を停止させる第１および第２のゲート回路、この
各ゲート回路にクロツク信号を供給する第１および第２
のクロツク発生器、この第１のクロツク発生器の出力の
有無を検出して該第１のクロツク発生器の発振停止時に
動作し且つその出力を上記第２のゲート回路に供給する
と共にインバータを介して上記第１のゲート回路に供給
するクロツク停止検出回路を備え、上記認知回路の出力
時にこの認知回路が設けられる計算機による上記共通母
線の使用を許容することを特徴とする共通母線の制御装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6370778A JPS603227B2 (ja) | 1978-05-26 | 1978-05-26 | 共通母線の制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6370778A JPS603227B2 (ja) | 1978-05-26 | 1978-05-26 | 共通母線の制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54154946A JPS54154946A (en) | 1979-12-06 |
| JPS603227B2 true JPS603227B2 (ja) | 1985-01-26 |
Family
ID=13237106
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6370778A Expired JPS603227B2 (ja) | 1978-05-26 | 1978-05-26 | 共通母線の制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS603227B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58119069A (ja) * | 1982-01-06 | 1983-07-15 | Hitachi Ltd | 分散型競合制御システム |
| JPS61173367A (ja) * | 1985-01-29 | 1986-08-05 | Matsushita Electric Ind Co Ltd | マイクロコンピユ−タ切換回路 |
| JPS61236239A (ja) * | 1985-04-12 | 1986-10-21 | Hitachi Ltd | バス占有制御装置 |
| JPS6215647A (ja) * | 1985-07-15 | 1987-01-24 | Fujitsu Ltd | 系間通信方式 |
| JPS63238651A (ja) * | 1987-03-26 | 1988-10-04 | Nec Corp | デ−タ転送制御回路 |
| JP2574333B2 (ja) * | 1987-10-22 | 1997-01-22 | 富士通株式会社 | バス使用権獲得制御方法 |
-
1978
- 1978-05-26 JP JP6370778A patent/JPS603227B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54154946A (en) | 1979-12-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0083422B1 (en) | Cross checking among service processors in a multi-processor system | |
| US4591977A (en) | Plurality of processors where access to the common memory requires only a single clock interval | |
| US4358823A (en) | Double redundant processor | |
| US5185877A (en) | Protocol for transfer of DMA data | |
| US3303474A (en) | Duplexing system for controlling online and standby conditions of two computers | |
| US4868742A (en) | Input/output bus for system which generates a new header parcel when an interrupted data block transfer between a computer and peripherals is resumed | |
| EP0319185B1 (en) | Method and apparatus for checking a state machine | |
| US3508206A (en) | Dimensioned interrupt | |
| EP0415552A2 (en) | Protocol for read and write transfers | |
| JP2778222B2 (ja) | 半導体集積回路装置 | |
| US3560937A (en) | Apparatus for independently assigning time slot intervals and read-write circuits in a multiprocessor system | |
| JPS603227B2 (ja) | 共通母線の制御装置 | |
| EP0055623A2 (en) | Direct memory-access mode for a high-speed memory system | |
| EP0416732A2 (en) | Targeted resets in a data processor | |
| JPH02500692A (ja) | マルチプロセッサコンピュータにおける演算要素の統合 | |
| JPS5930294B2 (ja) | 情報転送制御装置 | |
| JP3807616B2 (ja) | マイクロコンピュータ | |
| CA1119274A (en) | Communications processor | |
| JPS63263555A (ja) | 多重プロセッサシステム用のプロセッサモジュール自動判定システム | |
| JPS638500B2 (ja) | ||
| JPS6061859A (ja) | マイクロコンピュ−タのデ−タ通信方式 | |
| WO1992005489A1 (fr) | Procede d'acces non synchrone a une memoire partagee | |
| JPS589977B2 (ja) | 複合形処理装置 | |
| JPH0588995A (ja) | データ通信システム | |
| JPS63155330A (ja) | マイクロプログラム制御装置 |