JPS5930294B2 - 情報転送制御装置 - Google Patents

Description

【発明の詳細な説明】 本発明は複数の計算機等を接続して連携動作を行なうた
めの共通母線制御装置に関するものであり、特にマイク
ロコンピュータなどの小規模なシステムに関するもので
ある。

従来、この種の装置として第１図に示すものがあつた。

第１図において１ａ、Ｉｂ、Ｉｃは計算機、２は共通母
線を制御するバスマスター、３〜５は共通母線の使用を
要求するＲＥＱ信号、６〜８は共通母線の使用を許可す
るＡＣＫ信号、９は１ａ〜１ｃの計算機が情報交換する
ための共通母線である。次に動作について説明する。

共通母線９によつて情報伝送をする場合、共通母線９に
対し主導権をもつて使用している計算機は１台でなけれ
ばならない。すなわち、信号の受信側は２台以上の複数
台数があつても良いが送信側は１台でなければ信号が重
なり合つて使用できない。そのために第１図に示す如く
３台の計算機が同時に共通母線９の使用要求が起つた時
３台の計算機間で共通母線９を使用する順序を決める必
要があり、１〜３の各計算機はＲＥＱ信号３〜５を単独
にバスマスター２に送信する。バスマスター２ではあら
かじめ決めておいた同時要求に対する優先順序に従つて
該当する最優先順序の計算機にのみＡＣＫ信号（６〜８
の中の１つ）を返送する。ＡＣＫ信号を受信した計算機
は共通母線９を使つて他の計算機とのデータ交換を行な
う。この従来の装置ではデータの交換をおこなう計算機
同志で同期をとる必要があつた。

また、従来のこのような装置ではＲＥＱ信号線３〜５，
ＡＣＫ信号線６〜８が計算機の台数に比例して多くなる
という欠点があり又、同時要求に対する優先権を決定す
る回路が計算機の使用目的に合せて決定してやる必要が
あり、如何なる場合にも適用できる柔軟なものにするに
は非常に複雑になるという欠点があつた。

さらに優先順位をつける必要のない場合にも同時要求に
対する対策として必ず優先順位をつける必要がある。

この発明は上記のような欠点を除去するため計算機台数
に比例してＲＥＱ信号、ＡＣＫ信号線が増加することも
なく、優先順位をつける必要のない場合にも使用できる
単純なバスマスターを利用して計算機同志の同期をとる
必要のない情報転送制御装置を提供するものである。

以下この発明の一部となるものであつて、ＲＥＱ信号線
、ＡＣＫ信号線の数を節約し且つ計算機間の優先権を決
定する制御装置について説明する。

第２図は共通母線制御装置の全体構成を示す図であり図
に於て１０ａ，１０ｂ，１０ｃ，１０ｄは計算機で共通
母線９を通して各々データ交換が可能になつており各計
算機からの母線使用要求を受付け使用許可を与えるバス
マスター１１とその制御線１２，１３，１４によつて共
通母線の制御が行なわれる。第３図は共通母線における
バスマスターの動作を説明するための図でバスマスター
１１と１台の計算機、すなわち同図では第２図における
計算機１０ｃのバスマスターとのインタフエースを示し
ている。

バスマスター１１はクロツク発生器１５の出力がＡＮＤ
ゲート１６を通りカウンター１７のクロツク入力に接続
され、カウンター１７の出力が制御線１３，１４すなわ
ちＴＳＩ，ＴＳＯとなり各計算機のバスインターフエー
スに入る。従つて１３，１４の制御線はカウンター１７
にクロツクが入つている間サイクリツクに″１１，″０
Ｉを繰返している。ＡＮＤゲート１６は共通母線１９の
使用中であることを示す各計算機からのビジー信号（Ｂ
ＳＹ），１２によつてクロツク発生器１５の出力をカウ
ンター１７に入るのを禁止するゲートである。１８ａ，
１８ｂはエクスクルーシブ０Ｒゲート、１９はＡＮＤゲ
ートであり、この３つのゲートはＴＳＩ及びＴＳＯの信
号が自己の計算機１０ｃにあらかじめ決められた信号（
以下ユニツト番号と称す）になつた事を検出する回路で
、その出力信号２０をトリカーとして共通母線使用要求
信号（ＲＥＱ）２２が／′１め時、認知フリツプフロツ
プ（ＡＣＫＦ／Ｆ）２１をセツトする。

ＡＣＫＦ／Ｆのりセツト端子には共通母線の使用が終了
した時に発生する信号２３が接続されその出力の否定信
号はＢＳＹ信号１２に接続されている。第４図はこの発
明に係る情報転送装置の主要部の一例を示すプロツク図
で第３図に示す共通母線制御装置を用いて計算機間で同
期をとることなくデータ転送するものである。

こ＼では計算機１０ｃから計算機１０ｂにデータを要求
した場合の例であり、２５は第３図に示すものと同様の
ものであり、２５のＧＡＴＥ用信号２４によつて計算機
１０ｂ内の所定のデータアドレスを示すアドレス信号３
２をゲート３１を通り共通母線２８に接続してある。こ
のアドレス信号３２は計算機１０ｂ内のデコーダ３５に
入力され、自己の計算機であることを検知すると共にそ
の内容に従つたデータ３８をゲート３６を通して共通信
号母線２９に出力する。一方ゲート３７は、データ３８
が準備できたことを示すＲＥＡＤＹ信号３９とデコーダ
３５の出力により、ＴＳＩ，ＴＳＯの内容をＣＤＲ信号
として計算機１０ｃに返送する。計算機１０ｃではＣＤ
Ｒ信号のデコーダ３０により自己のユニツト番号である
事を検知しその信号でデータ信号母線２９の内容を計算
機内にとり込むためにゲート２３に接続してある。第５
図は各部の波形を示す図である。

（０ＳＣ），（ＴＳＩ），（ＴＳＯ），（ＲＥＱ），（
ＧＡＴＥ），（ＣＭＰ）は第３図に示す。各々１５，１
４，１３，２２，２４，２３の信号であり、（ＡＤＤ）
，（ＤＡＴＡ），（ＣＤＲ）は第４図に示す２８，２９
，２７の信号である。第６図はバスマスターを冗長化し
た場合の一実施例で第３図に示す０ＳＣ１５の他に予備
に０ＳＣ４０がある。

これら２つのクロツクはＡＮＤゲート４１，４２，０Ｒ
ゲート４３を通りゲー口６に入る。

０Ｒゲート４３はゲート４１又は４２のどちらかが出力
されておれば出力クロツクが出るようになつている。

クロツク発振器０ＳＣＩ１５はクロツク停止検出回路４
４により常に監視しておりその出力によりゲート４１及
び４２を切替えている。ゲート１６は第３図に示すゲー
トと同じものであり、その出力は１７ａ，１７ｂ，１７
ｃの３つのカウンターに入り出力は各カウンタの出力ビ
ツト毎に２／３の選択回路をとりＴＳＩ，ＴＳＯｌとし
て母線に出力される。次に第２図〜第６図の制御装置の
作用、動作について説明する。

一般に共通母線の制御装置は大きく分け共通母線の使用
要求に対する競合問題とデータ交換の方法に関する問題
の２つに大別できる。すなわち第２図において１０ａ〜
１０ｄの４台の計算機が同時に共通母線の使用要求を出
した場合にどう処理するかということと、１０ａの計算
機が共通母線を使用する権利を獲得した後、如何にして
所望するデータを転送するかという問題である。まず前
者について第３図を中心にして説明する。説明をわかり
易くするため共通母線に接続される計算機の台数を４台
と限定し、各計算機はユニツト番号として＃０〜＃３の
各番号を割振つておく、今、各計算機１０ａ〜１０ｂの
全てから母線使用要求が出ていないとすればＢＳＹ匍卿
線１２のＢＳＹ制御信号は″１″であ，るためゲー口６
はクロツク発生器の出力をそのままカウンター１７に入
力されている、カウンター１７は最低０〜３までカウン
トできる２ビツトのバイナリ−カウンターが使用できる
、カウンターの出力の内２ビツトをＴＳＯ，２ｌビツト
をＴＳＩに接続しておけばＴ８ｌとＴＳＯをデコードす
ればＯ〜３をサイクリツクに繰返していることになる。

計算機１０ｃのユニツト番号を２とすればＴＳＩ＝″１
″，ＴＳＯ＝ＩＯＩの時、信号２０は″１１となりＲＥ
Ｑ信号２２が″１１であれば信号２０の立上りでＡＣＫ
Ｆ／Ｆ２ｌをセツトする。

ＲＥＱ信号２２が無ければＡＣＫＦ／Ｆ２ｌはセツトさ
れず、ＴＳＩとＴＳＯは次のクロツクでＴＳＩ＝１，Ｔ
Ｓ０＝１となり、信号２０はＩＯ″の状態となる。この
時ＲＥＱ信号２２が来てもＡＣＫＦ／Ｆはセツトされる
。ＲＥＱ信号がありＡＣＫＦ／ＦがセツトされるとＢＳ
Ｙ制御信号は″１１となりバスマスターのゲート１６は
閉じられるためカウンターは現状維持となる。

すなわちＲＥＱを検知じた時のＴＳＩとＴＳＯの信号状
態のまま停止するので他のユニツト番号のＡＣＫＦ／Ｆ
はセツト不可能な状態となる。従つてＡＣＫＦ／Ｆがゼ
ットされたことは自己の計算機が共通母線を使用しても
良いということになる。

計算機１０ｃは母線の使用を終了した時にＣＭＰ信号２
３を発生させＡＣＫＦ／Ｆをりセツトする。

これによりゲート１６が開となり、カウンタ１７は動き
出し、ユニツト番号＃３，＃０，＃１，＃２とサイクリ
ツクにＡＣＫＦ／Ｆのトリカー端子に信号を加えていく
。第４図は共通母線を使用した場合のデータ交換に関す
る一実施例で、第３図に示すバスマスターインタフエー
ス回路２５を使用している。

バスマスターインタフエース回路２５は共通母線として
ＴＳＩ，ＴＳＯ，ＢＳＹの３つの母線に接続され前述の
如く計算機１０ｃが母線の使用権を得ることができ、そ
の時のＧＡＴＥ信号２４によつてデータ転送の相手側ア
ドレス信号３２をゲート３１でアドレスバスＡＤＤ２８
に出力する。通常このアドレス信号線は複数本あり共通
母線ＤＡＴＡ２９に接続されているユニツト番号、及び
相手側ユニツト内のデータ番地から構成されている。今
計算機１０ｂに対し１０ｃからアドレス信号が送られて
いるとすれば計算機１０ｃのデコーダ３５でユニツト番
号及びデータ番地をデコードし必要なデータ３８を共通
母線ＤＡＴＡ２９に出力する、又、データ３８が用意で
きた時点でＲＥＡＤＹ信号３９を発生させ、現在のＴＳ
Ｉ，ＴＳＯ２６の内容を返送線ＣＤＲ信号２７として計
算機１０ｃに返送する。このようにすれば計算機１０ｂ
は計算機１０ｃと同期することなく動かすことができる
。ＣＤＲ信号２７は計算機１０ｃで受信しデコーダ３０
でデコードすることにより自己のユニ゛ント番号と同じ
であることを検知することができ、自己の転送指令に対
する応答があつたことがわかる。すなわち、共通母線Ｄ
ＡＴＡ２９に指令したデータが出力されていることを知
る。従つて、デコーダ３０の出力信号をトリカーとしゲ
ート３３を開けデータ３４を得ることができる。計算機
１０ｃでデータ３４を格納した後共通母線２９の使用が
一担完了するためＣＭＰ信号を発生させ、バスマスター
インターフエイス回路のＡＣＫＦ／Ｆをりセツトして、
共通母線２９を他のユニツトに譲り渡す。もし引続いて
共通母線を使用したいとしてもＴＳＩ，ＴＳＯが再度自
己のユニツト番号になるまで待つ必要がある。マイクロ
コンピユータの様に遅いスピードの計算機では実際に使
用する共通母線の専有時間に比べ、メモリアクセスなど
の他のマシンサイクルが非常に大きいため、このような
制御装置が有効となる。又、０ＳＣ１５の周波数は通常
１００ＫＨｚ〜１ＭＨｚ程度を使用するため、上記の様
に検出が一巡しても、ほとんど影響がないと考えられる
。以上の動作をタイムチヤートに示したのが第５図であ
る。

第６図はバスマスターの簡素化により冗長回路を可能に
した例で、この回路では０ＳＣ１５及びカウンター１７
を冗長化している。同図に於てクロツク停止検出回路４
４は０ＳＣ１１５の発振停止しており０ＳＣ１１５が発
振している間はインバータ４５によりゲート４１が開と
なりゲート４２は閉となつている。もし、０ＳＣ１１５
の発振が停止すれば停止検出回路４４が動作し、ゲート
４１が閉となりゲート４２が開となるため０ＳＣ２４０
の発振が出力される。カウンター１７ａ，１７ｂ，１７
ｃは単純なバイナリーカウタ一にすれば３者択２回路４
６により容易に信頼性の高いカウンターを作ることがで
きる。但しカウンター１７ａ，１７ｂ，１７ｃはあるカ
ウント値に於て同期をとる回路を含めたものでなければ
ならないがその方法については本発明の目的ではないの
でこ＼では省略する。なお上記実施例においてＴＳＩ，
ＴＳＯの制御線１３，１４は２本であつたが２本以上に
しカウンター１７のビツト数を増加させれば共通信号線
に接続できる最大計算機台数は２ｎ（ｎ＝ＴＳＯ，ＴＳ
Ｉ・・・・・・の数）の割合で増加させることができる
。

又、第４図に於てＣＤＲ信号２７はＴＳＯ，ＴＳＩ２６
の内容をゲート３７により使用したがＴＳＯ，ＴＳＩの
代りに特別な信号線を別途アドレス信号出力と同時に計
算機１０ｃより１０ｂに送りその内容をＴＳ，ＴＳＯの
代りに使用しても同様の効果を得ることはできる。さら
に第６図は発振器１５及びカウンター１７を冗長化した
ものを示したがゲート回路１６始め各回路を冗長化でき
るのは当然と言える。カウンター１７は２進カウンター
に限定することなく同様の効果が得られる手段であつて
もよい。

上記説明では各ユニツトは共通母線の使用が完了すれば
ＡＮＤゲート１６を解除することによりカウンター１７
の現在値の続きから始めるがＢＳＹ信号１２の立下りに
於て、カウンターをりセツトする様にすればカウンター
がイニシヤル値より再び開始する様になる。このように
すれば常にイニシヤル値（通常出力が００）がバス競合
の最優先となり、カウンターの出力で大きい値にあるユ
ニツト番号のユニツトは優先権が最低となり、優先順位
をつけた共通母線の匍脚を行なうことができる。この発
明の一部となる第２図、第３図の制御装置よれば次の様
な効果がある。

（１）バスマスターを使用する方式に於て共通母線に接
続する台数はバスマスターと各計算機間を接続する線数
（上記実施例ではＴＳＩ，ＴＳＯの数）をｎとした時２
ｎ台まで可能となり線数が少なくて済む。

例えばｎ＝４とすれば１６台まで可能となる。（２）簡
単なバスマスター及びインタフエースにより構成するこ
とができるので共通母線の信頼性を上げることができる
。

（３）簡単なバスマスターにした＼め冗長回路をとるこ
とができさらに高信頼にすることができる。

この発明の主要部である第４図の構成によつて次の効果
が得られる。データ転送時指令を受信する計算機はＲＥ
ＡＤＹ信号によりＣＤＲ信号を返送する方式をとつてい
るため相互の計算機は本質的に同期をとらなくとも転送
が可能となる。

【図面の簡単な説明】

第１図は従来の制御装置の一例を示すプロツク図、第２
図、第３図はこの発明の制御装置の一部構成を示す図、
第４図はこの発明に係る情報転送装置の主要部構成の一
例を示す図、第５図は第４図の波形説明図、第６図はバ
スマスターを冗長化した一例である。 図において、９，１０は共通母線、１０ａ，１０ｂ，１
０ｃ，１０ｄは計算機、１２はビジー線、１３，１４，
２６は制御線、１５は発振器、１６はゲート回路、１７
，１７ａ，１７ｂ，１７ｃはカウンタ、２１は認知フリ
ツプフロツプの如き認知回路、２２は共通母線使用要求
信号、２５は計算機のバスマスターインターフエイス回
路、２７は返送線、２８はアドレス信号線、３２はアド
レス信号、３３は共通母線のデータを読み込むゲート、
３５はデコーダ、３６は共通母線にデータを出力するゲ
ート、３７は返送線に計数値を出力するゲートである。

Claims (1)

【特許請求の範囲】
1. １ 複数の計算機間の情報の転送を制御するものにおい
   て、上記複数の計算機に共通に接続されて情報伝送の通
   路となる共通母線、出力ビットにサイクリツクに出力す
   るカウンタ、このカウンタの上記出力ビットの出力の内
   容を導出する制御線、上記各計算機に設けられて、上記
   制御線に導出された計数値を読み出し、計数値が所定値
   に達すると出力する検出回路、この検出回路の出力およ
   び上記検出回路が設けられている計算機から上記共通母
   線に対する使用要求信号があるときに出力する認知回路
   、この認知回路の出力によつて上記カウンタの計数を停
   止させるゲート回路、上記認知回路の出力時に他の計算
   機を指定するアドレス信号を各計算機に共通に接続され
   たアドレス信号線に出力する回路、上記アドレス信号線
   のアドレス信号を読み込み、アドレス信号が自己のアド
   レスであるとき出力を発生するデコーダ、このデコーダ
   の出力時に自己の計算機から上記共通母線にデータを出
   力する回路、上記デコーダが出力すると上記制御線の計
   数値を各計算機に共通に接続された返送線に出力する回
   路、ならびに上記返送線の信号が所定値であるとき上記
   共通母線のデータを読み込む回路を備え、共通母線を制
   御して使用権の競合を行うとともに、データ転送時、返
   送信号として制御線の計数値を各計算機共通の返送線に
   返送して相互の計算機間で非同期にて転送可能としたこ
   とを特徴とする情報転送制御装置。