JPS603230A - フエ−ズ・ロツクド・ル−プ回路 - Google Patents
フエ−ズ・ロツクド・ル−プ回路Info
- Publication number
- JPS603230A JPS603230A JP58111211A JP11121183A JPS603230A JP S603230 A JPS603230 A JP S603230A JP 58111211 A JP58111211 A JP 58111211A JP 11121183 A JP11121183 A JP 11121183A JP S603230 A JPS603230 A JP S603230A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- pulse
- pulse generator
- pll circuit
- locked loop
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D13/00—Circuits for comparing the phase or frequency of two mutually-independent oscillations
- H03D13/003—Circuits for comparing the phase or frequency of two mutually-independent oscillations in which both oscillations are converted by logic means into pulses which are applied to filtering or integrating means
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、一定周期をもたず基本周期の整数倍の各種の
周期より構成された信号から、その基本周期であるクロ
ック信号をとり出すことのできるフェーズ・ロックド・
ループ回！（以下、ＰＬＬ回路と称す）に関するもので
ある。
周期より構成された信号から、その基本周期であるクロ
ック信号をとり出すことのできるフェーズ・ロックド・
ループ回！（以下、ＰＬＬ回路と称す）に関するもので
ある。
従来例の構成とその問題漬
近年、音声信号や映像信号がディジタル的に処理される
ようになり、種々の記録媒体にディジクル信号が記録さ
れている。このような信号の再生において、データ信号
より基本周波数のクロック信号を再生することは、最初
に行なうべき処理であり、重要なことである。ことに、
そのデータ信号が一定周期をもたず基本周期の整数倍の
各種の周期より々る信号である場合には、一般に困＄Ｉ
Ｆで複雑な処理を必要とする。このような信号の一例と
して、光学式ディジタル・オーディオ・ディスクに用い
られているＥ Ｆ Ｍ （Ｅｉｇｈｔ ｔｏ Ｆｏｕｒ
ｔｅｅｎＭｏｄｕｌａｔｉｏｎ ）信号がある。ＥＦＭ
信号とは、第１図（Ａｌに示すように、第１図ｆＢ）に
示した基本周波数のクロツクパルスの周期の３倍から１
１倍までの９種の間隔で任意に反転する信号であり、そ
の周期の組み合わせは送信すべき信号あるいは記録すべ
き信号により一意的に定まるものである。
ようになり、種々の記録媒体にディジクル信号が記録さ
れている。このような信号の再生において、データ信号
より基本周波数のクロック信号を再生することは、最初
に行なうべき処理であり、重要なことである。ことに、
そのデータ信号が一定周期をもたず基本周期の整数倍の
各種の周期より々る信号である場合には、一般に困＄Ｉ
Ｆで複雑な処理を必要とする。このような信号の一例と
して、光学式ディジタル・オーディオ・ディスクに用い
られているＥ Ｆ Ｍ （Ｅｉｇｈｔ ｔｏ Ｆｏｕｒ
ｔｅｅｎＭｏｄｕｌａｔｉｏｎ ）信号がある。ＥＦＭ
信号とは、第１図（Ａｌに示すように、第１図ｆＢ）に
示した基本周波数のクロツクパルスの周期の３倍から１
１倍までの９種の間隔で任意に反転する信号であり、そ
の周期の組み合わせは送信すべき信号あるいは記録すべ
き信号により一意的に定まるものである。
このような一定周期をもたない信号よりクロック信号を
再生する従来のＰＬＬ回路について図面を用いて説明す
る。第２図は従来のＰＬＬ回路のブロック図であり、１
は非周期信号の周期信号化装置、２は位相比較器、３は
低域通過フィルタ、４は電圧：ｆ７１Ｊ ＩＩＩ型発型
層振器は分周器である。
再生する従来のＰＬＬ回路について図面を用いて説明す
る。第２図は従来のＰＬＬ回路のブロック図であり、１
は非周期信号の周期信号化装置、２は位相比較器、３は
低域通過フィルタ、４は電圧：ｆ７１Ｊ ＩＩＩ型発型
層振器は分周器である。
以上のように構成されたＰＬＬ回路においては非周期信
号の周期信号化装置１をどのように実現するかが問題と
なる。それ以降の処理は通常の周期信号を扱うＰＬＬ回
路と同じである。非周期信号の絢期信号化の手段の例と
しては、分局比の大きな分周器で分周する方法や、デー
タ信号中の同期信号を抽出し、同期信号とする方法がと
られている。
号の周期信号化装置１をどのように実現するかが問題と
なる。それ以降の処理は通常の周期信号を扱うＰＬＬ回
路と同じである。非周期信号の絢期信号化の手段の例と
しては、分局比の大きな分周器で分周する方法や、デー
タ信号中の同期信号を抽出し、同期信号とする方法がと
られている。
しかしながら、上記のような構成においては、入力信号
を分周する場合、には、一定の周波数を得るためには分
周数をかなり大きな値に設定する必要があり、出力クロ
ツクも分周する必要があり、それらの分局比が整数比に
なっていなければならない。また同期信号で位相比較を
行彦う場合にはその同期信号パターンが現われた時のみ
しか位相比較が行なえない。その結果、入力信号の時間
軸の変動に対し、クロックパルス出力の追随がおそく、
全体として精度よくかつ安定にクロックパルスを再生で
きないという問題点を有していた。
を分周する場合、には、一定の周波数を得るためには分
周数をかなり大きな値に設定する必要があり、出力クロ
ツクも分周する必要があり、それらの分局比が整数比に
なっていなければならない。また同期信号で位相比較を
行彦う場合にはその同期信号パターンが現われた時のみ
しか位相比較が行なえない。その結果、入力信号の時間
軸の変動に対し、クロックパルス出力の追随がおそく、
全体として精度よくかつ安定にクロックパルスを再生で
きないという問題点を有していた。
発明の目的
本発明は、そのような従来の欠点を除去したものであり
、非周期の入力信号より、すみやかに精度よく安定なり
ロックパルスを発生することのできるＰＬＬ回路を提供
するものである。
、非周期の入力信号より、すみやかに精度よく安定なり
ロックパルスを発生することのできるＰＬＬ回路を提供
するものである。
発明の構成
本発明のＰＬＬ回路は、入力信号のエツジを検出する検
出回路と、上記入力信号のエツジと出力クロツクにより
定まるパルス幅を有する第１のパルスを発生するパルス
発生器と、出力クロツクのみにより定まるパルス幅を有
する第２のパルスを発生するパルス発生器と、上記第１
および第２のパルス幅の差分を検出する差分検出回路に
より位相比較器を構成したものであり、これにより、非
周期信号である入力信号の周期信号化装置を用いること
なく、クロック信号の再生を行なうものである。
出回路と、上記入力信号のエツジと出力クロツクにより
定まるパルス幅を有する第１のパルスを発生するパルス
発生器と、出力クロツクのみにより定まるパルス幅を有
する第２のパルスを発生するパルス発生器と、上記第１
および第２のパルス幅の差分を検出する差分検出回路に
より位相比較器を構成したものであり、これにより、非
周期信号である入力信号の周期信号化装置を用いること
なく、クロック信号の再生を行なうものである。
実施例の説明
以下、本発明を先に述べたＥＦＭ信号に適用した実施例
について、図面を参照しながら説明する。
について、図面を参照しながら説明する。
第３図は本発明の実施例によるＰＬＬ１路のブロック図
を示すものであり、６は位相比較器、７は低域通過フィ
ルタ、８は電圧制御型発振器である。この構成が従来例
と異なるのは非周期信号の周期信号化装置を用いていな
いことであり、非周期信号そのままを入力することがで
きる位相比較器で構成されている。この本発明の位相比
較器の実施例を第４図に示す。同図において、９はエツ
ジ検出回路、１０は第１パルス発生器、１１は第２パル
ス発生器、１２はパルス差分検出器である。
を示すものであり、６は位相比較器、７は低域通過フィ
ルタ、８は電圧制御型発振器である。この構成が従来例
と異なるのは非周期信号の周期信号化装置を用いていな
いことであり、非周期信号そのままを入力することがで
きる位相比較器で構成されている。この本発明の位相比
較器の実施例を第４図に示す。同図において、９はエツ
ジ検出回路、１０は第１パルス発生器、１１は第２パル
ス発生器、１２はパルス差分検出器である。
丑だ、第６図は、入力Ｅ、Ｆ Ｍ信号及び本発明のＰＬ
Ｌ回路中の各部における波形を示した図である。
Ｌ回路中の各部における波形を示した図である。
以上の図面を用いて本実施例のＰＬＬ回路について、以
下、その動作を説明する。まず、第６図（Ａｌに示すよ
うな入力信号であるＥＦＭ信号は、第４図に示ずエツジ
検出器９によって、立ち上がり。
下、その動作を説明する。まず、第６図（Ａｌに示すよ
うな入力信号であるＥＦＭ信号は、第４図に示ずエツジ
検出器９によって、立ち上がり。
立ち下がり両方のエツジが検出され、例えば第６図（Ｂ
）に示す信号となる。この信号は第１パルス発生器１０
におけるパルス発生信号となる。第１パルス発生器１ｏ
は、第５図（Ｅｌの出力クロック信号の次の立ち上がり
までパルスを発生する。これを示したのが第６図（Ｃ）
である。（ここでは負のパルスを出力してしる。） 一方、第２パルス発生器１１は、第１パルス発生器１ｏ
の出力パルスに続く、出力クロック信号の１クロック分
のパルスを発生する。これを第５図（Ｄ）に示す。以上
の様に、第２パルス発生器は、出力クロック信号のみに
より定まるパルス幅のパルスを発生し、第１パルス発生
器１Ｑは、入力信号のエツジと出力クロック信号により
定まるパルス幅のパルスを発生する。
）に示す信号となる。この信号は第１パルス発生器１０
におけるパルス発生信号となる。第１パルス発生器１ｏ
は、第５図（Ｅｌの出力クロック信号の次の立ち上がり
までパルスを発生する。これを示したのが第６図（Ｃ）
である。（ここでは負のパルスを出力してしる。） 一方、第２パルス発生器１１は、第１パルス発生器１ｏ
の出力パルスに続く、出力クロック信号の１クロック分
のパルスを発生する。これを第５図（Ｄ）に示す。以上
の様に、第２パルス発生器は、出力クロック信号のみに
より定まるパルス幅のパルスを発生し、第１パルス発生
器１Ｑは、入力信号のエツジと出力クロック信号により
定まるパルス幅のパルスを発生する。
ここで、入力信号のエツジが、基準の出力クロック信号
の立ち上がりより早い場合、直後の出力クロック信号の
立ち上がりで、第１パルス発生器１０が動作しないよう
にする必要がある。次に、これら２つのパルス発生器の
出力はパルス差分検出器１２に入る。ここでは、第１パ
ルス発生器１０のパルス幅と第２パルス発生器１１のパ
ルス幅との差分信号を生成する。例えば、それぞれのパ
ルス幅を十分高い周波数で計数し、比較したり、それぞ
れをアナログ積分器に通し差分をとることにより実現で
きる。パルス差分検出器１２の出力を第３図に示す低域
通過フィルタ７に通し、電圧制御型発振器８に加えるこ
とにより、入力信号のエツジに位相か合っだＰＬＬ回路
を構成することができる。す々わち、第２パルス発生器
１１の出力は、ある時点での基準的な電圧を示し、第１
パルス発生器１０の出力が、入力信号のエツジにより、
刻々と変化し、出力クロック信号を両パルス出力の差で
もって制御すること、ができる。
の立ち上がりより早い場合、直後の出力クロック信号の
立ち上がりで、第１パルス発生器１０が動作しないよう
にする必要がある。次に、これら２つのパルス発生器の
出力はパルス差分検出器１２に入る。ここでは、第１パ
ルス発生器１０のパルス幅と第２パルス発生器１１のパ
ルス幅との差分信号を生成する。例えば、それぞれのパ
ルス幅を十分高い周波数で計数し、比較したり、それぞ
れをアナログ積分器に通し差分をとることにより実現で
きる。パルス差分検出器１２の出力を第３図に示す低域
通過フィルタ７に通し、電圧制御型発振器８に加えるこ
とにより、入力信号のエツジに位相か合っだＰＬＬ回路
を構成することができる。す々わち、第２パルス発生器
１１の出力は、ある時点での基準的な電圧を示し、第１
パルス発生器１０の出力が、入力信号のエツジにより、
刻々と変化し、出力クロック信号を両パルス出力の差で
もって制御すること、ができる。
なお、上記実施例においては、ＥＦＭ信号についての適
用を示したが、他の同様な非周期信号に対しても適用で
きることは言うまでもない。
用を示したが、他の同様な非周期信号に対しても適用で
きることは言うまでもない。
発明の効果
以上の説明から明らかなように、本発明は、非周期イハ
号の周期信号化装置を用いることなく、非周期信号人力
そのもので位相比較器を構成しているため、入力信号の
時間的な変動に対し、出力クロック信号が精度よく安定
に追随することのできるＰＬＬ回路を構成することがで
きる。従って本発明のＰＬＬ回路を用いればディジタル
回路部の動作の安定性が増大するという優れた効果が得
られる。
号の周期信号化装置を用いることなく、非周期信号人力
そのもので位相比較器を構成しているため、入力信号の
時間的な変動に対し、出力クロック信号が精度よく安定
に追随することのできるＰＬＬ回路を構成することがで
きる。従って本発明のＰＬＬ回路を用いればディジタル
回路部の動作の安定性が増大するという優れた効果が得
られる。
第１図は本発明が適用されるＥＦＭ信号を説明す返ため
の波形側図、第２図は非周期信号よりクロック信号を再
生する従来のＰＬＬ回路のブロック図、第３図は本発明
の一実施例に係るＰＬＬ回路のブロック図、第４図は本
発明の一実施例における位相比較器のブロック図、第５
図は第４図に示した位相比較器の各部の信号波形図であ
る。 ６・・・・・・位相比較器、了・・・・・・低域通過フ
ィルタ、８・・・・・・電圧制御型発振器、９・・・・
エツジ検出器、１０・・・・・・第１パルス発生器、１
１・・・・・第２パルス発生器、１２・・・・・・パル
ス差分検出器。
の波形側図、第２図は非周期信号よりクロック信号を再
生する従来のＰＬＬ回路のブロック図、第３図は本発明
の一実施例に係るＰＬＬ回路のブロック図、第４図は本
発明の一実施例における位相比較器のブロック図、第５
図は第４図に示した位相比較器の各部の信号波形図であ
る。 ６・・・・・・位相比較器、了・・・・・・低域通過フ
ィルタ、８・・・・・・電圧制御型発振器、９・・・・
エツジ検出器、１０・・・・・・第１パルス発生器、１
１・・・・・第２パルス発生器、１２・・・・・・パル
ス差分検出器。
Claims (1)
- 入力信号のエツジを検出するエツジ検出回路と、上記入
力信号のエツジと出力クロツクにより定まるパルス幅を
有する第１のパルスを発生するノくルス発生器と、」二
記出力りロソクのみにより定まるパルス幅ヲ有する第２
のパルスを発生するノ（ルス発生器と、上記第１および
第２のノクルスの２４１１７幅の差分を検出する差分検
出回路により位相比較器を構成したフェーズ・ロックド
・ル−プ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58111211A JPS603230A (ja) | 1983-06-20 | 1983-06-20 | フエ−ズ・ロツクド・ル−プ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58111211A JPS603230A (ja) | 1983-06-20 | 1983-06-20 | フエ−ズ・ロツクド・ル−プ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS603230A true JPS603230A (ja) | 1985-01-09 |
Family
ID=14555337
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58111211A Pending JPS603230A (ja) | 1983-06-20 | 1983-06-20 | フエ−ズ・ロツクド・ル−プ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS603230A (ja) |
-
1983
- 1983-06-20 JP JP58111211A patent/JPS603230A/ja active Pending
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