JPS6032355A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
- Publication number
- JPS6032355A JPS6032355A JP58141036A JP14103683A JPS6032355A JP S6032355 A JPS6032355 A JP S6032355A JP 58141036 A JP58141036 A JP 58141036A JP 14103683 A JP14103683 A JP 14103683A JP S6032355 A JPS6032355 A JP S6032355A
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- JP
- Japan
- Prior art keywords
- film
- capacitor
- mask pattern
- groove
- slot
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、凹形キャパシタを含む半導体装置に係り、特
に凹部を効率良く配置することにより大規模集積を容易
とした半導体装置およびその製造方法に関する。
に凹部を効率良く配置することにより大規模集積を容易
とした半導体装置およびその製造方法に関する。
１記憶単位あたり１つのキャパシタと１つの電界効果ト
ランジスタより成るいわゆる１トランジスタ型のメモリ
セルにおいて、従来キャパシタ部は半導体基板表面に平
面的に形成きれてきた。そのため所定の容量（信号電荷
蓄積量）を得るには比較的大きなキャパシタ面積を必要
とし、メモリセルの縮小、高集積化の障害となっていた
。これに対し、近年、第１図に示すようにキャパシタ部
１に凹部２を設けてキャパシタの実効面積を増大したメ
モリセル構造が提案された。（例えば特開昭５１−１３
０１７８号）しかしながら、第１図のようにキャパシタ
部１の中央に、周知のホトエツチングによって凹部２を
形成すると、ホトリソグラフィの解像度や合わせ精度の
制約によって、キャパシタの縮小効率が悪い。
ランジスタより成るいわゆる１トランジスタ型のメモリ
セルにおいて、従来キャパシタ部は半導体基板表面に平
面的に形成きれてきた。そのため所定の容量（信号電荷
蓄積量）を得るには比較的大きなキャパシタ面積を必要
とし、メモリセルの縮小、高集積化の障害となっていた
。これに対し、近年、第１図に示すようにキャパシタ部
１に凹部２を設けてキャパシタの実効面積を増大したメ
モリセル構造が提案された。（例えば特開昭５１−１３
０１７８号）しかしながら、第１図のようにキャパシタ
部１の中央に、周知のホトエツチングによって凹部２を
形成すると、ホトリソグラフィの解像度や合わせ精度の
制約によって、キャパシタの縮小効率が悪い。
本発明の目的は、上記欠点を排除し、面積効率の良い凹
形キャパシタを含む半導体装置およびその製造方法を提
供することにある。
形キャパシタを含む半導体装置およびその製造方法を提
供することにある。
キャパシタ領域に清音形成して凹形キャパシタとするこ
とによって増加するキャパシタ面積は、（溝パターンの
周辺長）×（溝深さ）としてめられる。したがって、キ
ャパシタの面積効率を高めるためには、溝を細く、長く
、深く形成する必要がある。溝深さの限界は基板のエツ
チング技術によって決まる。溝パターンの周辺長は、形
成し得る最小幅の溝を所定領域内に最も長くなるよう配
置すると最大になる。
とによって増加するキャパシタ面積は、（溝パターンの
周辺長）×（溝深さ）としてめられる。したがって、キ
ャパシタの面積効率を高めるためには、溝を細く、長く
、深く形成する必要がある。溝深さの限界は基板のエツ
チング技術によって決まる。溝パターンの周辺長は、形
成し得る最小幅の溝を所定領域内に最も長くなるよう配
置すると最大になる。
本発明は、マスクパターンの輪郭部に超微細溝を形成す
るエツチング方法（特願昭５６−１７００２７）によっ
て、上記面積効率の良い凹形キャパシタを形成しようと
するものである。
るエツチング方法（特願昭５６−１７００２７）によっ
て、上記面積効率の良い凹形キャパシタを形成しようと
するものである。
以下、本発明を実施例によって詳細に説明する。
実施例１
第２図は、本発明の一実施例を示す工程図である。
まず、第２図（ａ）に示すように、シリコン基板５上の
活性領域とする部分に、Ｓ １３Ｎ４６． ＰＳＧ （
リンガラス）７の２層から成るマスクパターンを形成し
た後、全面に５ｉ３Ｎ４８を被着した。
活性領域とする部分に、Ｓ １３Ｎ４６． ＰＳＧ （
リンガラス）７の２層から成るマスクパターンを形成し
た後、全面に５ｉ３Ｎ４８を被着した。
ＣＨ２Ｆ２などのフレオンガスを用いた反応性スパッタ
エツチング法によって、５ｊ３Ｎ４８ｅ方向性エツチし
て、第２図（ｂ）に示すように、マスクバター／側面に
被着した５ｉｓＮ４９を残し、続いて、熱酸化により絶
縁分離用の８１０２１０ を形成した。チャネルカット
用のイオン打込みは、この熱酸化前に行う。
エツチング法によって、５ｊ３Ｎ４８ｅ方向性エツチし
て、第２図（ｂ）に示すように、マスクバター／側面に
被着した５ｉｓＮ４９を残し、続いて、熱酸化により絶
縁分離用の８１０２１０ を形成した。チャネルカット
用のイオン打込みは、この熱酸化前に行う。
第２図（Ｃ）に示すように、 ＣＨ２Ｆ２ガスの反応性
スパッタエツチングなどで、マスクパターン側面の５ｉ
ｓＮ４９を除去し、これによって露出した部分のシリコ
ン基板’６、ｃｃｔ４と０層混合ガスの反応性スパッタ
エツチング法で選択エッチして、微細溝１１を形成した
。なお、この際％３ ｉ３Ｎ４９の除去は、周知のホト
エツチングによって、第２図（ｄ）に示すように、キャ
パシタを形成する部分のみ行う。
スパッタエツチングなどで、マスクパターン側面の５ｉ
ｓＮ４９を除去し、これによって露出した部分のシリコ
ン基板’６、ｃｃｔ４と０層混合ガスの反応性スパッタ
エツチング法で選択エッチして、微細溝１１を形成した
。なお、この際％３ ｉ３Ｎ４９の除去は、周知のホト
エツチングによって、第２図（ｄ）に示すように、キャ
パシタを形成する部分のみ行う。
微細溝１１を形成した後、ＰＳＧ７をフッ酸溶液で、側
面の５ｉ３Ｎ４９及びＰＳＧ下の５ｉｓＮ４６をリン酸
溶液で除去した。続いて、第２図（ｅ） Ｋ示すように
、ＭＯ８型キャパシタを形成するために、絶縁膜１２と
多結晶シリコン電極１３を形成した。
面の５ｉ３Ｎ４９及びＰＳＧ下の５ｉｓＮ４６をリン酸
溶液で除去した。続いて、第２図（ｅ） Ｋ示すように
、ＭＯ８型キャパシタを形成するために、絶縁膜１２と
多結晶シリコン電極１３を形成した。
絶縁膜１２には％ Ｓ ｉＯｚ ＊ Ｓ ｉ３Ｎ４＋
Ｔａ２０５ などの単層膜または多層膜を用いることが
できる。電極には、多結晶シリコンだけでなく、各種金
属（Ｍｏ、Ｗ＆と）およびそのシリサイド膜を用いるこ
とができる。
Ｔａ２０５ などの単層膜または多層膜を用いることが
できる。電極には、多結晶シリコンだけでなく、各種金
属（Ｍｏ、Ｗ＆と）およびそのシリサイド膜を用いるこ
とができる。
第３図は以上のようにして形成したキャパシタを含むダ
イナミックＲＡＭの例である。メモリセルは、ワード線
３によって形成されるスイッチトランジスタと、ビット
線に接続するコンタクト孔４、および記憶容量部である
キャパシタ１によって構成される。本発明では、微細溝
１１効率良く配置することによって、実効面積を減少す
ることなくキャパシタ１の平面面積を大幅に縮小できる
ため、従来、キャパシタ面積によって大きく妨げられて
いたセルの微小化が向上した。また、微細溝と絶縁分離
５ｉＯ）、を同時に自己整合で形成してしまうので、製
造工程が簡単で加工精度が良い。
イナミックＲＡＭの例である。メモリセルは、ワード線
３によって形成されるスイッチトランジスタと、ビット
線に接続するコンタクト孔４、および記憶容量部である
キャパシタ１によって構成される。本発明では、微細溝
１１効率良く配置することによって、実効面積を減少す
ることなくキャパシタ１の平面面積を大幅に縮小できる
ため、従来、キャパシタ面積によって大きく妨げられて
いたセルの微小化が向上した。また、微細溝と絶縁分離
５ｉＯ）、を同時に自己整合で形成してしまうので、製
造工程が簡単で加工精度が良い。
実施例２
第４図は、本発明の他の実施例であり、Ｓ’０２１０に
よる段差の発生をなくした構造である。マスクパターン
形成後に、８１０２１０の膜厚の半分の深さでシリコン
基板５をエッチしておく。こうすることによって、実施
例１と同様に形成した３ １０２１０の表面と活性領域
のシリコン基板表面の高さが等しくなる。マスクパター
ン側面の５ｊａＮ４９ｅ除去すると、キャパシタ部以外
のところでは、除去部が溝になってしまうので、５ｉ０
２膜などを堆積するか％ ８１３Ｎａ ９ をそのまま
残して平坦化する。
よる段差の発生をなくした構造である。マスクパターン
形成後に、８１０２１０の膜厚の半分の深さでシリコン
基板５をエッチしておく。こうすることによって、実施
例１と同様に形成した３ １０２１０の表面と活性領域
のシリコン基板表面の高さが等しくなる。マスクパター
ン側面の５ｊａＮ４９ｅ除去すると、キャパシタ部以外
のところでは、除去部が溝になってしまうので、５ｉ０
２膜などを堆積するか％ ８１３Ｎａ ９ をそのまま
残して平坦化する。
上記のようにして平坦度を良くしておくと、配線の断線
、短絡が起こりにくくなる。
、短絡が起こりにくくなる。
実施例３
第５図に、本発明のきらに他の実施例で、微細溝幅を大
きくする場合、または％Ｓ’０２１０を厚く形成する場
合の製造法を示す。マスクパターンには５ｊＱ２１４と
５ｊｓＮ４１５の２層膜を用い、５ｊｏ２１４はサイド
エツチングにより後退させた。このようにして、実施例
１と同様に８１ ｓ Ｎ４１６を残存させ、８１０２１
０を形成した。５ＩｓＮ４１６はマスクパターン側面だ
けでなくｓ ５Ｉ０２１４ をサイドエツチングした部
分にも残るため、絶縁分離の５ｉ０２１０を厚くシタ時
、５ｉ３Ｎ４１６（７）下部ニハーズピークが延びてき
ても、確実に溝を形成できる。
きくする場合、または％Ｓ’０２１０を厚く形成する場
合の製造法を示す。マスクパターンには５ｊＱ２１４と
５ｊｓＮ４１５の２層膜を用い、５ｊｏ２１４はサイド
エツチングにより後退させた。このようにして、実施例
１と同様に８１ ｓ Ｎ４１６を残存させ、８１０２１
０を形成した。５ＩｓＮ４１６はマスクパターン側面だ
けでなくｓ ５Ｉ０２１４ をサイドエツチングした部
分にも残るため、絶縁分離の５ｉ０２１０を厚くシタ時
、５ｉ３Ｎ４１６（７）下部ニハーズピークが延びてき
ても、確実に溝を形成できる。
なお、キャパシタ部のみに溝を形成するには、第５図の
ようにした後、ホトエツチングによって、マスクバター
７の５ｉｓＮ４１５ と’Ａ存Ｓ １ｓＮｔ １６ ヲ
、溝形成部のみ除去すればよい。
ようにした後、ホトエツチングによって、マスクバター
７の５ｉｓＮ４１５ と’Ａ存Ｓ １ｓＮｔ １６ ヲ
、溝形成部のみ除去すればよい。
第６図は、上記実施例と同様に、サイドエツチングによ
って溝偏を決める例である。マスクパターンには５ｉａ
Ｎ４１７．ＰＳＧ１８．Ｓｉ３Ｎ４１９の３層膜を用い
、中間層のＰＳＧ１８をサイドエッチした後、絶縁分離
の５ｉｎ２１０を形成する。この後、ホトエツチングに
よって、マスクパターン上層の５ｉｓＮ４１９と下層の
５ｉ３Ｎ４１７の露出部を、溝形成部のみ除去すれば、
以下実施例１と同様にキャパシタを形成できる。
って溝偏を決める例である。マスクパターンには５ｉａ
Ｎ４１７．ＰＳＧ１８．Ｓｉ３Ｎ４１９の３層膜を用い
、中間層のＰＳＧ１８をサイドエッチした後、絶縁分離
の５ｉｎ２１０を形成する。この後、ホトエツチングに
よって、マスクパターン上層の５ｉｓＮ４１９と下層の
５ｉ３Ｎ４１７の露出部を、溝形成部のみ除去すれば、
以下実施例１と同様にキャパシタを形成できる。
第７図は、第６図の方法にバッド５ｉＯ２２０を加えた
ものである。絶縁分離のＳｉＯ＋１０を熱酸化によって
形成する際の応力全緩和し％、９ｉＱ２１０を厚くした
場合のシリコン基板の結晶欠陥発生を防止できる。
ものである。絶縁分離のＳｉＯ＋１０を熱酸化によって
形成する際の応力全緩和し％、９ｉＱ２１０を厚くした
場合のシリコン基板の結晶欠陥発生を防止できる。
以上述べたように、本発明によれば、凹形キャパシタを
面積効率良く形成できるので、微小で大容量のキャパシ
タが得られる。また、このようなキャパシタを用いて、
ダイナミックＲＡＭなどの素子を形成すれば、素子寸法
を大幅に縮小でき。
面積効率良く形成できるので、微小で大容量のキャパシ
タが得られる。また、このようなキャパシタを用いて、
ダイナミックＲＡＭなどの素子を形成すれば、素子寸法
を大幅に縮小でき。
超高集積のＬＳＩを実現できる。なお、本発明において
形成される溝は、ホトリックラフィで形成可能な溝より
も微細にできるので、多結晶シリコンなどの電極材料を
被着しただけで平坦に充填できる。
形成される溝は、ホトリックラフィで形成可能な溝より
も微細にできるので、多結晶シリコンなどの電極材料を
被着しただけで平坦に充填できる。
第１図は、従来の凹形キャパシタをもつメモリセルの平
面図、第２図は、本発明の一実施例を示す工程図、第３
図は、本発明の凹形キャパシタをもつメモリセルの平面
図、第４図〜第７図は、それぞれ本発明の他の実施例を
示す断面図である。 １・・・キャパシタ部％ ２用溝部、３・・・ワード線
、４・・・コンタクト孔、５・・・シリコン基板、６，
８，９゜１５、１６．１７．１９−８ｉ３Ｎ４．７＋
１８”・ＰＳＧ、１０−・・絶縁分離５ｊＯｚ、１１−
・・微細溝、第 １ 国
面図、第２図は、本発明の一実施例を示す工程図、第３
図は、本発明の凹形キャパシタをもつメモリセルの平面
図、第４図〜第７図は、それぞれ本発明の他の実施例を
示す断面図である。 １・・・キャパシタ部％ ２用溝部、３・・・ワード線
、４・・・コンタクト孔、５・・・シリコン基板、６，
８，９゜１５、１６．１７．１９−８ｉ３Ｎ４．７＋
１８”・ＰＳＧ、１０−・・絶縁分離５ｊＯｚ、１１−
・・微細溝、第 １ 国
Claims (1)
- 【特許請求の範囲】 １、半導体基板に形成した溝を用いてキャパシタを構成
する半導体装置において、線溝は絶縁分離領域の輪郭部
に設けられており、かつ線溝の幅が一定であることを特
徴とする半導体装置。 ２、半導体基板の表面上にマスクパターンとその側面に
被着した膜を形成する工程と、それ以外の半導体基板表
面に素子分離用の絶縁膜を形成する工程と、マスクパタ
ーン側面に被着した膜の一部を除去することによって露
出した部分の半導体基板をエッチして溝を形成する工程
と、該溝部にキャパシタを形成する工程とを含むことを
特徴とする半導体装置の製造方法。 ３、半導体基板の表面上に２層以上の多層膜から成るマ
スクパターンを形成し、該マスクパターンの中間層の薄
膜をサイドエツチングによって後退させるとともに該マ
スクパターン以外の半導体基板表面上に素子分離用の絶
縁属を形成する工程と、上記サイドエッチした領域の一
部の半導体基板表面を露出させ、露出した部分の半導体
基板をエッチして溝を形成する工程と、該溝部にキャパ
シタを形成する工程とを含むことを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58141036A JPS6032355A (ja) | 1983-08-03 | 1983-08-03 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58141036A JPS6032355A (ja) | 1983-08-03 | 1983-08-03 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6032355A true JPS6032355A (ja) | 1985-02-19 |
Family
ID=15282734
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58141036A Pending JPS6032355A (ja) | 1983-08-03 | 1983-08-03 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6032355A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62137862A (ja) * | 1985-12-12 | 1987-06-20 | Toshiba Corp | 半導体装置の製造方法 |
-
1983
- 1983-08-03 JP JP58141036A patent/JPS6032355A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62137862A (ja) * | 1985-12-12 | 1987-06-20 | Toshiba Corp | 半導体装置の製造方法 |
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