JPS6032365A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS6032365A JPS6032365A JP58142103A JP14210383A JPS6032365A JP S6032365 A JPS6032365 A JP S6032365A JP 58142103 A JP58142103 A JP 58142103A JP 14210383 A JP14210383 A JP 14210383A JP S6032365 A JPS6032365 A JP S6032365A
- Authority
- JP
- Japan
- Prior art keywords
- bonding pads
- semi
- buffer layer
- electrodes
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
Landscapes
- Wire Bonding (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体乗積回路の中でも特にＧａ Ａｓなどの
化合物半導体ショットキー接合ゲート型ＦＥＴ集積回路
に関する。
化合物半導体ショットキー接合ゲート型ＦＥＴ集積回路
に関する。
従来例の構成とその問題点
Ｇａ Ａｓ −ＦＥＴは優れた高周波特性を有するＦＥ
Ｔとして注目を集めている。近年ではその多側Ｌａ安定
、高利ｇｑ性に注目して、ＱａＡｓショットキー接合ゲ
ート型ＦＥＴ集積回路〔以下、Ｇａ Ａｓ −ＭＥＳ−
ＦＥＴ＃４１６回路と称すンも８８発されている。実用
回路、特にチューナあるいは受信フロント・エンドへの
応用に際しては、単に利得制御幅、入出力１ｌｌｖＡ度
だけでなく、利１９ル１ｊ御時における混変調（歪）特
性が重要な問題となるが、ＱｃｉＡｓ −ＦＥ−ｒを集
積化するためにあたって、これらの重要な問題に対する
対策はまだ報告されていない。
Ｔとして注目を集めている。近年ではその多側Ｌａ安定
、高利ｇｑ性に注目して、ＱａＡｓショットキー接合ゲ
ート型ＦＥＴ集積回路〔以下、Ｇａ Ａｓ −ＭＥＳ−
ＦＥＴ＃４１６回路と称すンも８８発されている。実用
回路、特にチューナあるいは受信フロント・エンドへの
応用に際しては、単に利得制御幅、入出力１ｌｌｖＡ度
だけでなく、利１９ル１ｊ御時における混変調（歪）特
性が重要な問題となるが、ＱｃｉＡｓ −ＦＥ−ｒを集
積化するためにあたって、これらの重要な問題に対する
対策はまだ報告されていない。
一般に、Ｔｅ積回路で最も基本的なことは個々の素子の
分離である。この分離が不完全であると、信号が漏洩し
て歪の原因となり、実用回路としての特性が著しく低下
する。Ｇａ Ａｓ −ＭＥＳ−ＦＥＴ集積回路において
は、基板として半絶縁性のＱａ ＡＳ基板を使うことが
出来るので、従来では第１図に示すように活性層３をメ
サ・エツチングすることによって個々のＦＥＴ間の境界
の活性層の部分を除去し、個々のＦ Ｅ、 Ｔは半絶縁
性Ｇａ ＡＳ基板１の上の高比抵抗のバッファ層２の表
面に島状として形成される。、４，５．６は活性層３上
に形成され１ｃゲート、ソース、ドレインである。
分離である。この分離が不完全であると、信号が漏洩し
て歪の原因となり、実用回路としての特性が著しく低下
する。Ｇａ Ａｓ −ＭＥＳ−ＦＥＴ集積回路において
は、基板として半絶縁性のＱａ ＡＳ基板を使うことが
出来るので、従来では第１図に示すように活性層３をメ
サ・エツチングすることによって個々のＦＥＴ間の境界
の活性層の部分を除去し、個々のＦ Ｅ、 Ｔは半絶縁
性Ｇａ ＡＳ基板１の上の高比抵抗のバッファ層２の表
面に島状として形成される。、４，５．６は活性層３上
に形成され１ｃゲート、ソース、ドレインである。
ところで、特に集積回路化した場合には、上記のように
分離されたＦＥＴのグー１〜間においても、電位の相互
干渉が見られることがある。これはＦＥＴの入力抵抗が
数ＭΩ以上となり高いので、高抵抗のバッファ層２およ
び半絶縁性Ｇａ ＡＳ基板１だけでつながっていても、
２個のＦＥＴが近接して形成された場合には、近接して
配置されたＦＥＴの間の分離抵抗は、前記Ｆ Ｅ Ｔの
入力抵抗と同程度の大きさとなり、その結果、一方のＦ
ＥＴゲートへの入力信号により他方のＦＥＴのグー１〜
電位が影響を受けて変化するためである。また、このよ
うな２つのＦＥＴのゲート電位の相互干渉は、層間絶縁
膜のリークによって生じることもある。かかるゲート電
位の相互干渉は、歪特性の悪化や信号の漏洩などの原因
となり、集積回路化する上での問題点となる。
分離されたＦＥＴのグー１〜間においても、電位の相互
干渉が見られることがある。これはＦＥＴの入力抵抗が
数ＭΩ以上となり高いので、高抵抗のバッファ層２およ
び半絶縁性Ｇａ ＡＳ基板１だけでつながっていても、
２個のＦＥＴが近接して形成された場合には、近接して
配置されたＦＥＴの間の分離抵抗は、前記Ｆ Ｅ Ｔの
入力抵抗と同程度の大きさとなり、その結果、一方のＦ
ＥＴゲートへの入力信号により他方のＦＥＴのグー１〜
電位が影響を受けて変化するためである。また、このよ
うな２つのＦＥＴのゲート電位の相互干渉は、層間絶縁
膜のリークによって生じることもある。かかるゲート電
位の相互干渉は、歪特性の悪化や信号の漏洩などの原因
となり、集積回路化する上での問題点となる。
また、このような信号の漏洩に一番影響を与えるものと
してポンディングパッドがある。従来、このポンディン
グパッド〔第１図に図示せず〕は前記バッファ層２上に
設けられており、一般にポンディングパッドの面積は配
線等よりも広いため、バッフ１層２を通しての電位の相
互干渉が大きく、そのため信号の漏洩をもたらすもので
ある。
してポンディングパッドがある。従来、このポンディン
グパッド〔第１図に図示せず〕は前記バッファ層２上に
設けられており、一般にポンディングパッドの面積は配
線等よりも広いため、バッフ１層２を通しての電位の相
互干渉が大きく、そのため信号の漏洩をもたらすもので
ある。
発明の目的
本発明は信号の漏洩を防止して歪特性を改善した半導体
集積回路を提供することを目的とする。
集積回路を提供することを目的とする。
発明の構成
本発明の半導体集積回路は、半絶縁性基板上にバッファ
層を介して活性層を形成しこの活性層上に電極を形成し
て複数個の電界効果トランジスタを構成すると共に、前
記半絶縁性基板上で前記バッファ層が形成されていない
部分にポンディングパッドを設け、各ポンディングパッ
ドと前記電極とを接続し、ポンディングパッド間の完全
な電気的分離を実現したことを特徴とする。
層を介して活性層を形成しこの活性層上に電極を形成し
て複数個の電界効果トランジスタを構成すると共に、前
記半絶縁性基板上で前記バッファ層が形成されていない
部分にポンディングパッドを設け、各ポンディングパッ
ドと前記電極とを接続し、ポンディングパッド間の完全
な電気的分離を実現したことを特徴とする。
実施例の説明
以下、本発明の一実施例を第２図の断面図と第３図の平
面図に基づいて説明する。なお、第１図と同様のものに
は同一符号をイ４けてその説明を省く。
面図に基づいて説明する。なお、第１図と同様のものに
は同一符号をイ４けてその説明を省く。
ここでは、半絶縁性ＱａＡｓｌ板１上の一部のバッファ
層２を取り除いて、バッファ層２の取り除かれた部分の
半絶縁性Ｑａ Ａｓ基板１上に直接にＦＥＴＩ、Ｉ［の
、ソース・ポンディングパッド７とゲート・ポンディン
グパッド８．９と、ドレイン・ポンディングパッド１０
．１１が設けられている。
層２を取り除いて、バッファ層２の取り除かれた部分の
半絶縁性Ｑａ Ａｓ基板１上に直接にＦＥＴＩ、Ｉ［の
、ソース・ポンディングパッド７とゲート・ポンディン
グパッド８．９と、ドレイン・ポンディングパッド１０
．１１が設けられている。
１２はバッフ７層の境界を表わしている。
製造は、先ず、活性層３とバッファ層２を島状に残して
この外側を半絶縁性Ｇａ Ａ５基板１に達づるまで表面
をウェットエツチングする。ソース５．６およびドレイ
ンのオーミック電極にはＡｌ１Ｇｅ −Ｎｉ−Ａｌｌを
用い、ゲートは八ρを用いて形成した。そして次に各電
極のポンディングパッド７ ．８ ．９ ．１０．１１
と配線を行った。
この外側を半絶縁性Ｇａ Ａ５基板１に達づるまで表面
をウェットエツチングする。ソース５．６およびドレイ
ンのオーミック電極にはＡｌ１Ｇｅ −Ｎｉ−Ａｌｌを
用い、ゲートは八ρを用いて形成した。そして次に各電
極のポンディングパッド７ ．８ ．９ ．１０．１１
と配線を行った。
このように、バッファ層２よりも２桁以上も抵抗率が高
く、分離抵抗として十分に高い抵抗を示す半絶縁性基板
１上に各ポンディングパッド７ 。
く、分離抵抗として十分に高い抵抗を示す半絶縁性基板
１上に各ポンディングパッド７ 。
８ □９，１０．１１を設けたため、ポンディングパッ
ド相互間の抵抗が増して、半導体ＭＥＳ−ＦＥＴ集積回
路における信号の漏洩が改善され、歪特性が向上する。
ド相互間の抵抗が増して、半導体ＭＥＳ−ＦＥＴ集積回
路における信号の漏洩が改善され、歪特性が向上する。
またポンディングパッドｉｓ＋ｏ２等の絶縁物上でなく
Ｇ ａ Ａ Ｓ ’４ｆの半絶縁岳板１上に直接付け
るので、ワイヤー・ボンディング時にポンディングパッ
ドが剥がれにくい利点がある。なお、上記の製造方法に
よるとバッファ層２もエツチングするので、段差が大き
く、この段差で配線が断切れを生じることがあるので、
これを防ぐためにポンディングパッド７〜１１への配線
の太さと厚さは少し大きめにとるとよい。但し、このこ
とは回路の配線全体を太くすることではないので、集積
度の低下はほとんどみられない。
Ｇ ａ Ａ Ｓ ’４ｆの半絶縁岳板１上に直接付け
るので、ワイヤー・ボンディング時にポンディングパッ
ドが剥がれにくい利点がある。なお、上記の製造方法に
よるとバッファ層２もエツチングするので、段差が大き
く、この段差で配線が断切れを生じることがあるので、
これを防ぐためにポンディングパッド７〜１１への配線
の太さと厚さは少し大きめにとるとよい。但し、このこ
とは回路の配線全体を太くすることではないので、集積
度の低下はほとんどみられない。
このバッファ層２を削る方法としては、異方性エッチの
ドライ・エツチングよりも、サイド・エッチのある異方
性のウェブ］〜・エツチングが適している。これは、配
線用にエツチングされた側面に傾斜をもたせるためであ
る。こうして配線の断線を防ぐことができる。
ドライ・エツチングよりも、サイド・エッチのある異方
性のウェブ］〜・エツチングが適している。これは、配
線用にエツチングされた側面に傾斜をもたせるためであ
る。こうして配線の断線を防ぐことができる。
発明の詳細
な説明のように本発明の半導体集積回路にＪ、ると、ポ
ンディングパッドを半絶縁基板上に直接設けているので
、ポンディングパッド相互間の抵抗による電位への影響
を防ぐことができ、歪特性を改善することができるもの
である。
ンディングパッドを半絶縁基板上に直接設けているので
、ポンディングパッド相互間の抵抗による電位への影響
を防ぐことができ、歪特性を改善することができるもの
である。
第１図（よ従来のＧａ Ａｓ −ＭＥＳ −ＦＥＴの拡
大断面図、第２図と第３図は本発明の半導体集積回路の
一実施例の拡大断面図とその平面図である。 １・・・半絶縁性ＧａＡＳ基板、２・・・バッファ層、
３・・・活性層、４・・・ゲート電極、５・・・ソース
電極、６・・・ドレイン電極、７〜１１・・・ポンディ
ングパッド、１２・・・バッファ層の境界 代理人 森 本 義 弘 第を図 第２図
大断面図、第２図と第３図は本発明の半導体集積回路の
一実施例の拡大断面図とその平面図である。 １・・・半絶縁性ＧａＡＳ基板、２・・・バッファ層、
３・・・活性層、４・・・ゲート電極、５・・・ソース
電極、６・・・ドレイン電極、７〜１１・・・ポンディ
ングパッド、１２・・・バッファ層の境界 代理人 森 本 義 弘 第を図 第２図
Claims (1)
- 【特許請求の範囲】 １、半絶縁性基板上にバッファ層を介して活性層を形成
しこの活性層上に電極を形成して複数個の電界効果トラ
ンジスタを構成すると共に、前記半絶縁性基板上で前記
バラフッ層が形成されていない部分にポンディングパッ
ドを設【プ、各ポンディングパッドと前記電極とを接続
した半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58142103A JPS6032365A (ja) | 1983-08-02 | 1983-08-02 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58142103A JPS6032365A (ja) | 1983-08-02 | 1983-08-02 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6032365A true JPS6032365A (ja) | 1985-02-19 |
Family
ID=15307496
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58142103A Pending JPS6032365A (ja) | 1983-08-02 | 1983-08-02 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6032365A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6229155A (ja) * | 1985-07-29 | 1987-02-07 | ザ・パ−キン−エルマ−・コ−ポレイシヨン | 半導体チツプおよびその製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5423383A (en) * | 1977-07-22 | 1979-02-21 | Nec Corp | Field effect transistor |
| JPS566476A (en) * | 1979-06-28 | 1981-01-23 | Nec Corp | Ultrahigh frequency field effect transistor |
-
1983
- 1983-08-02 JP JP58142103A patent/JPS6032365A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5423383A (en) * | 1977-07-22 | 1979-02-21 | Nec Corp | Field effect transistor |
| JPS566476A (en) * | 1979-06-28 | 1981-01-23 | Nec Corp | Ultrahigh frequency field effect transistor |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6229155A (ja) * | 1985-07-29 | 1987-02-07 | ザ・パ−キン−エルマ−・コ−ポレイシヨン | 半導体チツプおよびその製造方法 |
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