JPS623997B2 - - Google Patents
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- JPS623997B2 JPS623997B2 JP55097881A JP9788180A JPS623997B2 JP S623997 B2 JPS623997 B2 JP S623997B2 JP 55097881 A JP55097881 A JP 55097881A JP 9788180 A JP9788180 A JP 9788180A JP S623997 B2 JPS623997 B2 JP S623997B2
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- semiconductor layer
- gate
- drain electrode
- source electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
Landscapes
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
この発明は高周波特性のよい電界効果トランジ
スタを製造する方法の改良に関するものである。
スタを製造する方法の改良に関するものである。
以下、ヒ化ガリウム（GaAs）電界効果トラン
ジスタ（以下「GaAs−FET」と略称する）の製
造方法を例にとり説明する。
ジスタ（以下「GaAs−FET」と略称する）の製
造方法を例にとり説明する。
第１図〜第３図は従来のGaAs−FETの一例の
製造方法の主要段階を示す図である。
製造方法の主要段階を示す図である。
まず、第１段階として、第１図Ａに平面図、第
１図Ｂに第１図ＡのＢ−Ｂ線での断面図、第
１図Ｃに第１図ＡのＣ−Ｃ線での断面図を示
すように、GaAsからなる半絶縁性基板１の主面
上に３×1017／cm3程度の不純物濃度を有するｎ形
GaAs層２を形成し、このｎ形GaAs層２の表面上
の一部にソース電極３およびドレイン電極４を互
いに所定距離をおいて平行に形成する。
１図Ｂに第１図ＡのＢ−Ｂ線での断面図、第
１図Ｃに第１図ＡのＣ−Ｃ線での断面図を示
すように、GaAsからなる半絶縁性基板１の主面
上に３×1017／cm3程度の不純物濃度を有するｎ形
GaAs層２を形成し、このｎ形GaAs層２の表面上
の一部にソース電極３およびドレイン電極４を互
いに所定距離をおいて平行に形成する。
次に、第２段階として、第２図Ａに平面図、第
２図Ｂに第２図ＡのＢ−Ｂ線での断面図、第
２図Ｃに第２図ＡのＣ−Ｃ線での断面図を示
すように、ｎ形GaAs層２に選択エツチングを施
して、ｎ形GaAs層２の、ソース電極３およびド
レイン電極４の直下の領域とこれらの電極３およ
び４の相互間の領域とを残し、これをｎ形GaAs
層２ａとする。
２図Ｂに第２図ＡのＢ−Ｂ線での断面図、第
２図Ｃに第２図ＡのＣ−Ｃ線での断面図を示
すように、ｎ形GaAs層２に選択エツチングを施
して、ｎ形GaAs層２の、ソース電極３およびド
レイン電極４の直下の領域とこれらの電極３およ
び４の相互間の領域とを残し、これをｎ形GaAs
層２ａとする。
次に、第３段階として、第３図Ａに平面図、第
３図Ｂに第３図ＡのＢ−Ｂ線での断面図、第
３図Ｃに第３図ＡのＣ−Ｃ線での断面図を示
すように、ｎ形GaAs層２ａの、ソース電極３お
よびドレイン電極４の相互間の領域の表面上に、
これらの電極３および４とそれぞれ所定間隔をお
いて所定のゲート長Ｌを有するゲート電極５を形
成するとともに、半絶縁性基板１の主面上に、一
方の端部がｎ形GaAs層２ａの端面を通つてゲー
ト電極５の端部に接続されたゲートボンデイング
パツド６を形成すると、この従来例の方法による
GaAs−FETの主要部が得られる。
３図Ｂに第３図ＡのＢ−Ｂ線での断面図、第
３図Ｃに第３図ＡのＣ−Ｃ線での断面図を示
すように、ｎ形GaAs層２ａの、ソース電極３お
よびドレイン電極４の相互間の領域の表面上に、
これらの電極３および４とそれぞれ所定間隔をお
いて所定のゲート長Ｌを有するゲート電極５を形
成するとともに、半絶縁性基板１の主面上に、一
方の端部がｎ形GaAs層２ａの端面を通つてゲー
ト電極５の端部に接続されたゲートボンデイング
パツド６を形成すると、この従来例の方法による
GaAs−FETの主要部が得られる。
一般に、GaAs−FETはマイクロ波領域におけ
る小信号増幅器、発振器などに利用されるので、
高周波特性の向上を図る必要がある。このGaAs
−FETの高周波特性は、主としてゲート電極の
ゲート長Ｌとゲート・ソース間容量ＣGSとによつ
て左右されるので、ゲート長Ｌの短縮とゲート・
ソース間容量ＣGSの低減とによつて向上される。
る小信号増幅器、発振器などに利用されるので、
高周波特性の向上を図る必要がある。このGaAs
−FETの高周波特性は、主としてゲート電極の
ゲート長Ｌとゲート・ソース間容量ＣGSとによつ
て左右されるので、ゲート長Ｌの短縮とゲート・
ソース間容量ＣGSの低減とによつて向上される。
ところが、従来例の方法では、ゲート電極５の
ゲート長Ｌを短縮して高周波特性の向上を図る場
合には、ゲート電極５とゲートボンデイングパツ
ド６との接続部すなわちｎ形GaAs層２ａの端面
における段差部において、断線が生じやすくな
り、製品の歩留りおよび信頼性が低下するという
問題があつた。また、このような断線の発生を防
止するために、第４図に平面図を示すように、ゲ
ート電極５のゲートボンデイングパツド６が接続
される端部に導体幅の広い部分５ａを設けると、
ゲート・ソース間容量ＣGSが増大するので、高周
波特性が悪くなるという問題があつた。
ゲート長Ｌを短縮して高周波特性の向上を図る場
合には、ゲート電極５とゲートボンデイングパツ
ド６との接続部すなわちｎ形GaAs層２ａの端面
における段差部において、断線が生じやすくな
り、製品の歩留りおよび信頼性が低下するという
問題があつた。また、このような断線の発生を防
止するために、第４図に平面図を示すように、ゲ
ート電極５のゲートボンデイングパツド６が接続
される端部に導体幅の広い部分５ａを設けると、
ゲート・ソース間容量ＣGSが増大するので、高周
波特性が悪くなるという問題があつた。
この発明は、上述の問題点に鑑みてなされたも
ので、ゲート電極のゲートボンデイングパツドが
接続される端部に導体幅の広い部分を設けても、
ゲート・ソース間容量ＣGSが増大しないようにす
ることによつて、高周波特性がよく、信頼性のよ
い電界効果トランジスタを歩留りよく製造するこ
とができる方法を提供することを目的とする。
ので、ゲート電極のゲートボンデイングパツドが
接続される端部に導体幅の広い部分を設けても、
ゲート・ソース間容量ＣGSが増大しないようにす
ることによつて、高周波特性がよく、信頼性のよ
い電界効果トランジスタを歩留りよく製造するこ
とができる方法を提供することを目的とする。
第５図〜第７図はこの発明の一実施例のGaAs
−FETの製造方法の主要段階を示す図である。
−FETの製造方法の主要段階を示す図である。
まず、第１図および第２図に示した従来例の第
１段階および第２段階と同様の第１段階および第
２段階を経て、第３段階として、第５図Ａに平面
図、第５図Ｂに第５図ＡのＢ−Ｂ線での断面
図、第５図Ｃに第５図ＡのＣ−Ｃ線での断面
図を示すように、ｎ形GaAs層２ａの、ソース電
極３およびドレイン電極４の相互間の領域の表面
上に、これらの電極３および４と所定間隔をおい
て一方の端部に導体幅の広い部分５ａを有するゲ
ート電極５を形成するとともに、半絶縁性基板１
の主面上に、一方の端部がｎ形GaAs層２の端面
を通つてゲート電極５の導体幅の広い部分５ａに
接続されたゲートボンデイングパツド６を形成す
る。
１段階および第２段階と同様の第１段階および第
２段階を経て、第３段階として、第５図Ａに平面
図、第５図Ｂに第５図ＡのＢ−Ｂ線での断面
図、第５図Ｃに第５図ＡのＣ−Ｃ線での断面
図を示すように、ｎ形GaAs層２ａの、ソース電
極３およびドレイン電極４の相互間の領域の表面
上に、これらの電極３および４と所定間隔をおい
て一方の端部に導体幅の広い部分５ａを有するゲ
ート電極５を形成するとともに、半絶縁性基板１
の主面上に、一方の端部がｎ形GaAs層２の端面
を通つてゲート電極５の導体幅の広い部分５ａに
接続されたゲートボンデイングパツド６を形成す
る。
次に、第４段階として、第６図Ａに平面図、第
６図Ｂに第６図ＡのＢ−Ｂ線での断面図、第
６図Ｃに第６図ＡのＣ−Ｃ線での断面図を示
すように、ｎ形GaAs層２ａの、ソース電極３お
よびドレイン電極４の相互間の領域の表面上に、
導体幅の広い部分５ａおよび、この部分５ａとソ
ース電極３およびドレイン電極４との間の部分を
除くゲート電極５の表面上を覆うて、ソース電極
３の表面からドレイン電極４の表面に達するよう
にレジスト膜７を成膜する。
６図Ｂに第６図ＡのＢ−Ｂ線での断面図、第
６図Ｃに第６図ＡのＣ−Ｃ線での断面図を示
すように、ｎ形GaAs層２ａの、ソース電極３お
よびドレイン電極４の相互間の領域の表面上に、
導体幅の広い部分５ａおよび、この部分５ａとソ
ース電極３およびドレイン電極４との間の部分を
除くゲート電極５の表面上を覆うて、ソース電極
３の表面からドレイン電極４の表面に達するよう
にレジスト膜７を成膜する。
次に、第５段階として、第７図Ａに平面図、第
７図Ｂに第７図ＡのＢ−Ｂ線での断面図、第
７図Ｃに第７図ＡのＣ−Ｃ線での断面図を示
すように、ソース電極３、ドレイン電極４、導体
幅の広い部分５ａを含むゲート電極５およびレジ
スト膜７をマスクとした選択エツチングをｎ形
GaAs層２ａに施して、ゲート電極５の導体幅の
広い部分５ａとソース電極３およびドレイン電極
４との間のｎ形GaAs層２ａの部分にそれぞれ溝
８および９を形成すると、この実施例の方法によ
るGaAs−FETの主要部が得られる。
７図Ｂに第７図ＡのＢ−Ｂ線での断面図、第
７図Ｃに第７図ＡのＣ−Ｃ線での断面図を示
すように、ソース電極３、ドレイン電極４、導体
幅の広い部分５ａを含むゲート電極５およびレジ
スト膜７をマスクとした選択エツチングをｎ形
GaAs層２ａに施して、ゲート電極５の導体幅の
広い部分５ａとソース電極３およびドレイン電極
４との間のｎ形GaAs層２ａの部分にそれぞれ溝
８および９を形成すると、この実施例の方法によ
るGaAs−FETの主要部が得られる。
この実施例の方法では、ゲート電極５のゲート
ボンデイングパツド６が接続される端部に、導体
幅の広い部分５ａを設けるので、ゲート電極５の
ゲート長を短縮して高周波特性の向上を図る場合
でも、ゲート電極５とゲートボンデイングパツド
６とが接続されるｎ形GaAs層２ａの端面におけ
る段差部において、断線が生ずるのを防止するこ
とが可能となり、製品の歩留りおよび信頼性の向
上を図ることができる。また、ゲート電極５の導
体幅の広い部分５ａとソース電極３との間のｎ形
GaAs層２ａの部分に溝８を形成するので、ゲー
ト電極５のゲートボンデイングパツド６が接続さ
れる端部に、導体幅の広い部分５ａを設けても、
ゲート・ソース間容量ＣGSが増大するのを防止す
ることが可能となり、高周波特性を悪くするよう
なことがない。
ボンデイングパツド６が接続される端部に、導体
幅の広い部分５ａを設けるので、ゲート電極５の
ゲート長を短縮して高周波特性の向上を図る場合
でも、ゲート電極５とゲートボンデイングパツド
６とが接続されるｎ形GaAs層２ａの端面におけ
る段差部において、断線が生ずるのを防止するこ
とが可能となり、製品の歩留りおよび信頼性の向
上を図ることができる。また、ゲート電極５の導
体幅の広い部分５ａとソース電極３との間のｎ形
GaAs層２ａの部分に溝８を形成するので、ゲー
ト電極５のゲートボンデイングパツド６が接続さ
れる端部に、導体幅の広い部分５ａを設けても、
ゲート・ソース間容量ＣGSが増大するのを防止す
ることが可能となり、高周波特性を悪くするよう
なことがない。
なお、これまで、半絶縁性基板の主面上に形成
されたｎ形GaAs層で構成されたGaAs−FETの
製造方法を例にとり述べたが、この発明はこれに
限らず、その他の半導体層を用いた電界効果トラ
ンジスタの製造方法にも適用することができる。
この半導体層の伝導形はｎ形でもｐ形でもよい。
されたｎ形GaAs層で構成されたGaAs−FETの
製造方法を例にとり述べたが、この発明はこれに
限らず、その他の半導体層を用いた電界効果トラ
ンジスタの製造方法にも適用することができる。
この半導体層の伝導形はｎ形でもｐ形でもよい。
以上、説明したように、この発明の電界効果ト
ランジスタの製造方法によれば、半絶縁性基板上
に形成された半導体層に電界効果トランジスタを
構成するに当つて、上記半導体層上に形成された
ゲート電極と、上記半絶縁性基板上に形成された
ゲートボンデイングパツドとの接続部分の上記半
導体層の端面における段差部を横切る部分の幅を
広くし、この幅を広くした部分とソース電極およ
びドレイン電極との間の上記半導体層の部分にそ
れぞれ所定深さの溝を形成するので、上記ゲート
電極のゲート長を短縮して高周波特性の向上を図
る場合でも、上記接続部分に断線が生ずるのを防
止することが可能となり、製品の歩留りおよび信
頼性の向上を図ることができる。また、上記溝を
形成することによつて、上記接続部分の幅を広く
しても、ゲート・ソース間容量ＣGSが増大するの
を防止することが可能となり、高周波特性を悪く
するようなことがない。
ランジスタの製造方法によれば、半絶縁性基板上
に形成された半導体層に電界効果トランジスタを
構成するに当つて、上記半導体層上に形成された
ゲート電極と、上記半絶縁性基板上に形成された
ゲートボンデイングパツドとの接続部分の上記半
導体層の端面における段差部を横切る部分の幅を
広くし、この幅を広くした部分とソース電極およ
びドレイン電極との間の上記半導体層の部分にそ
れぞれ所定深さの溝を形成するので、上記ゲート
電極のゲート長を短縮して高周波特性の向上を図
る場合でも、上記接続部分に断線が生ずるのを防
止することが可能となり、製品の歩留りおよび信
頼性の向上を図ることができる。また、上記溝を
形成することによつて、上記接続部分の幅を広く
しても、ゲート・ソース間容量ＣGSが増大するの
を防止することが可能となり、高周波特性を悪く
するようなことがない。
第１図Ａは従来のGaAs−FETの一例の製造方
法の第１段階を示す平面図、第１図Ｂは第１図Ａ
のＢ−Ｂ線での断面図、第１図Ｃは第１図Ａ
のＣ−Ｃ線での断面図、第２図Ａは上記従来
例の製造方法の第２段階を示す平面図、第２図Ｂ
は第２図ＡのＢ−Ｂ線での断面図、第２図Ｃ
は第２図ＡのＣ−Ｃ線での断面図、第３図Ａ
は上記従来例の製造方法の第３段階を示す平面
図、第３図Ｂは第３図ＡのＢ−Ｂ線での断面
図、第３図Ｃは第３図ＡのＣ−Ｃ線での断面
図、第４図は上記従来例のゲート電極とゲートボ
ンデイングパツドとの接続部における断線の発生
を防止する方法を説明するための平面図、第５図
Ａはこの発明の一実施例のGaAs−FETの製造方
法の第３段階を示す平面図、第５図Ｂは第５図Ａ
のＢ−Ｂ線での断面図、第５図Ｃは第５図Ａ
のＣ−Ｃ線での断面図、第６図Ａは上記実施
例の製造方法の第４段階を示す平面図、第６図Ｂ
は第６図ＡのＢ−Ｂ線での断面図、第６図Ｃ
は第６図ＡのＣ−Ｃ線での断面図、第７図Ａ
は上記実施例の製造方法の第５段階を示す平面
図、第７図Ｂは第７図ＡのＢ−Ｂ線での断面
図、第７図Ｃは第７図ＡのＣ−Ｃ線での断面
図である。 図において、１は半絶縁性基板、２はｎ形
GaAs層（半導体層）、３はソース電極、４はドレ
イン電極、５はゲート電極、５ａはゲート電極５
の導体幅の広い部分、６はゲートボンデイングパ
ツド、７はレジスト膜、８および９は溝である。
なお、図中同一符号はそれぞれ同一もしくは相当
部分を示す。
法の第１段階を示す平面図、第１図Ｂは第１図Ａ
のＢ−Ｂ線での断面図、第１図Ｃは第１図Ａ
のＣ−Ｃ線での断面図、第２図Ａは上記従来
例の製造方法の第２段階を示す平面図、第２図Ｂ
は第２図ＡのＢ−Ｂ線での断面図、第２図Ｃ
は第２図ＡのＣ−Ｃ線での断面図、第３図Ａ
は上記従来例の製造方法の第３段階を示す平面
図、第３図Ｂは第３図ＡのＢ−Ｂ線での断面
図、第３図Ｃは第３図ＡのＣ−Ｃ線での断面
図、第４図は上記従来例のゲート電極とゲートボ
ンデイングパツドとの接続部における断線の発生
を防止する方法を説明するための平面図、第５図
Ａはこの発明の一実施例のGaAs−FETの製造方
法の第３段階を示す平面図、第５図Ｂは第５図Ａ
のＢ−Ｂ線での断面図、第５図Ｃは第５図Ａ
のＣ−Ｃ線での断面図、第６図Ａは上記実施
例の製造方法の第４段階を示す平面図、第６図Ｂ
は第６図ＡのＢ−Ｂ線での断面図、第６図Ｃ
は第６図ＡのＣ−Ｃ線での断面図、第７図Ａ
は上記実施例の製造方法の第５段階を示す平面
図、第７図Ｂは第７図ＡのＢ−Ｂ線での断面
図、第７図Ｃは第７図ＡのＣ−Ｃ線での断面
図である。 図において、１は半絶縁性基板、２はｎ形
GaAs層（半導体層）、３はソース電極、４はドレ
イン電極、５はゲート電極、５ａはゲート電極５
の導体幅の広い部分、６はゲートボンデイングパ
ツド、７はレジスト膜、８および９は溝である。
なお、図中同一符号はそれぞれ同一もしくは相当
部分を示す。
Claims (1)
- １ 半絶縁性基板の主面上に半導体層を形成し、
この半導体層の表面上の一部にソース電極および
ドレイン電極を互いに所定距離をおいて平行に形
成する工程、上記半導体層に選択エツチングを施
して上記半導体層の上記ソース電極および上記ド
レイン電極の直下の領域とこれらの電極の相互間
の領域とを残存させる工程、この残存させた半導
体層の上記ソース電極および上記ドレイン電極の
相互間の領域の表面上にこれらの電極と所定間隔
をおいて一方の端部に導体幅の広い部分を有する
ゲート電極を形成するとともに上記半絶縁性基板
の上記主面上に一方の端部が上記残存させた半導
体層の端面を通つて上記ゲート電極の上記導体幅
の広い部分に接続されたゲートボンデイングパツ
ドを形成する工程、上記残存させた半導体層の上
記ソース電極および上記ドレイン電極の相互間の
領域の表面上に、上記導体幅の広い部分および、
この部分と上記ソース電極および上記ドレイン電
極との間の部分を除いて上記ゲート電極の表面上
を覆うて上記ソース電極の表面から上記ドレイン
電極の表面に達するようにレジスト膜を成膜する
工程、並びに上記ソース電極、上記ドレイン電
極、上記導体幅の広い部分を含む上記ゲート電極
および上記レジスト膜をマスクとした選択エツチ
ングを上記残存させた半導体層に施して上記ゲー
ト電極の上記導体幅の広い部分と上記ソース電極
および上記ドレイン電極との間の上記残存させた
半導体層の部分にそれぞれ所定深さの溝を形成す
る工程を備えた電界効果トランジスタの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9788180A JPS5723273A (en) | 1980-07-16 | 1980-07-16 | Manufacture of field effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9788180A JPS5723273A (en) | 1980-07-16 | 1980-07-16 | Manufacture of field effect transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5723273A JPS5723273A (en) | 1982-02-06 |
| JPS623997B2 true JPS623997B2 (ja) | 1987-01-28 |
Family
ID=14204082
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9788180A Granted JPS5723273A (en) | 1980-07-16 | 1980-07-16 | Manufacture of field effect transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5723273A (ja) |
-
1980
- 1980-07-16 JP JP9788180A patent/JPS5723273A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5723273A (en) | 1982-02-06 |
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