JPS6032989B2 - Ｍｏｓ型半導体装置の製造方法 - Google Patents
Ｍｏｓ型半導体装置の製造方法Info
- Publication number
- JPS6032989B2 JPS6032989B2 JP51039529A JP3952976A JPS6032989B2 JP S6032989 B2 JPS6032989 B2 JP S6032989B2 JP 51039529 A JP51039529 A JP 51039529A JP 3952976 A JP3952976 A JP 3952976A JP S6032989 B2 JPS6032989 B2 JP S6032989B2
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- semiconductor substrate
- gate
- recess
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Description
【発明の詳細な説明】
本発明は極めてチャンネル長が短かく、また、そのチャ
ンネルとゲート電極とがほぼ完全に整合している縦型構
造の新規なＭＯＳ型半導体装置製造方法を提供すること
を目的とする。
ンネルとゲート電極とがほぼ完全に整合している縦型構
造の新規なＭＯＳ型半導体装置製造方法を提供すること
を目的とする。
ＭＯＳトランジスタのチヤンヌル長を短くする方法とし
て、従来半導体基板に凹部を形成し、その凹部側面にチ
ャンネルを形成する縦型構造が知られている。
て、従来半導体基板に凹部を形成し、その凹部側面にチ
ャンネルを形成する縦型構造が知られている。
これは、不純物拡散の深さもこ差をつくり、その差をチ
ャンネル長とするもので、フオトリソグラフィ−によら
ないため短チャンネル長のｈ４０Ｓトランジスタが製作
されているが、高精度の短チャンネルを得るには、拡散
係数の異なるＰ型とｎ型の二種類の不純物の分布を精密
に制御しなければならない。
ャンネル長とするもので、フオトリソグラフィ−によら
ないため短チャンネル長のｈ４０Ｓトランジスタが製作
されているが、高精度の短チャンネルを得るには、拡散
係数の異なるＰ型とｎ型の二種類の不純物の分布を精密
に制御しなければならない。
拡散深さが深いと、深さのバラッキが大きいのでチャン
ネル長のバラツキが大きい。逆に浅い拡散では不純物分
布が急峻になり、二つの不純物の分布のわずかな差で閥
値を与える不純物の値が大きく変わるので、閥値を目標
値の範囲内に収めるのが難しくなる。従来、試作されて
いるＭＯＳトランジスタのチャンネル長は０．５〜〜１
ミクロン程度が主で、それ以下にするのは、上述の理由
により極めて困難であった。しかも、従来においては、
ゲート電圧によって導通・非導通の状態がとれるェンハ
ンスメントチャンネルとゲート電極の位置が整合してお
らず、ゲート電極の中はチャンネル長より十分広くとら
ざるを得ないため、ゲート入力容量が大きいという重大
な欠点を有していた。
ネル長のバラツキが大きい。逆に浅い拡散では不純物分
布が急峻になり、二つの不純物の分布のわずかな差で閥
値を与える不純物の値が大きく変わるので、閥値を目標
値の範囲内に収めるのが難しくなる。従来、試作されて
いるＭＯＳトランジスタのチャンネル長は０．５〜〜１
ミクロン程度が主で、それ以下にするのは、上述の理由
により極めて困難であった。しかも、従来においては、
ゲート電圧によって導通・非導通の状態がとれるェンハ
ンスメントチャンネルとゲート電極の位置が整合してお
らず、ゲート電極の中はチャンネル長より十分広くとら
ざるを得ないため、ゲート入力容量が大きいという重大
な欠点を有していた。
本発明の骨子は、半導体基板に凹部を形成しその凹部側
面の一部にイオン注入によりェンハンスメントチャンネ
ルを形成し、そのチャンネル長をイオン注入における不
純物分布の深さ方向における拡がり（△Ｒｐ）程度又は
それ以下にせんとするものであり、更に、イオン注入の
平均深さ（Ｒｐ）がイオンの加速エネルギーにより極め
て精度良く制御される事を利用して、チャンネルとゲー
ト電極の位置をほぼ完全に整合せしめるところにある。
面の一部にイオン注入によりェンハンスメントチャンネ
ルを形成し、そのチャンネル長をイオン注入における不
純物分布の深さ方向における拡がり（△Ｒｐ）程度又は
それ以下にせんとするものであり、更に、イオン注入の
平均深さ（Ｒｐ）がイオンの加速エネルギーにより極め
て精度良く制御される事を利用して、チャンネルとゲー
ト電極の位置をほぼ完全に整合せしめるところにある。
以上に順を追って本発明の実施例を詳細に説明する。第
１図ａでは、半導体基板１の表面に選択的にドレィン拡
散層２を形成する。半導体基板ｌはチャンネルを形成す
べき低濃度部分１一２と直列抵抗を減少させるための高
濃度部分１一１とから成っている。ドレィン拡散層２の
形成に砥素をイオン注入すると、加速電圧が５０ＫＶで
深さは約０．０３ミクロンである。ｎチャンネルトラン
ジスタを製造する場合高濃度部分１−１はリンや枇素を
１び９〜１ぴＶ肌‐３以上含んでいて、低濃度部分１一
２はｐ型でもｎ型でも良く、不純物濃度はｐ型なら１び
４肌‐３以下、ｎ型なら１び５〜１ぴ６ｃの‐３程度が
好ましい。
１図ａでは、半導体基板１の表面に選択的にドレィン拡
散層２を形成する。半導体基板ｌはチャンネルを形成す
べき低濃度部分１一２と直列抵抗を減少させるための高
濃度部分１一１とから成っている。ドレィン拡散層２の
形成に砥素をイオン注入すると、加速電圧が５０ＫＶで
深さは約０．０３ミクロンである。ｎチャンネルトラン
ジスタを製造する場合高濃度部分１−１はリンや枇素を
１び９〜１ぴＶ肌‐３以上含んでいて、低濃度部分１一
２はｐ型でもｎ型でも良く、不純物濃度はｐ型なら１び
４肌‐３以下、ｎ型なら１び５〜１ぴ６ｃの‐３程度が
好ましい。
次にエッチングマスク３を堆積せしめて、写真蝕刻法（
フオトリソ）により部分的に除去して窓４を開ける。こ
こでエッチングマスクとしては、例えばＳｉ３Ｎ４・Ｓ
ｉ０２を二重に積重ねた絶縁膜を用いる。エッチングマ
スク３を利用して半導体基板の一部を選択的に除去して
凹部５を形成する（第１図ｂ）。凹部５の深さは低濃度
部分１−２の厚みとほぼ同じに選んでおく。半導体基板
１のエッチングには化学エッチ液を用いても良いが、プ
ラズマエッチの方が制御性がよい。次にＳｉ○又はＳｉ
０２の如き絶縁膜６を真空蒸着法により凹部底面５−１
に堆積せしめる（同図ｃ）。
フオトリソ）により部分的に除去して窓４を開ける。こ
こでエッチングマスクとしては、例えばＳｉ３Ｎ４・Ｓ
ｉ０２を二重に積重ねた絶縁膜を用いる。エッチングマ
スク３を利用して半導体基板の一部を選択的に除去して
凹部５を形成する（第１図ｂ）。凹部５の深さは低濃度
部分１−２の厚みとほぼ同じに選んでおく。半導体基板
１のエッチングには化学エッチ液を用いても良いが、プ
ラズマエッチの方が制御性がよい。次にＳｉ○又はＳｉ
０２の如き絶縁膜６を真空蒸着法により凹部底面５−１
に堆積せしめる（同図ｃ）。
この時、同時にエッチングマスク３上にも同じ絶縁膜７
が堆積される。絶縁膜６の堆積に真空蒸着法を用いるの
は凹部側面５一２に付着する量を出来るだけ少なくする
ためであり、条件によっては気相成長法でも良い。この
状態でゲート絶縁膜８を加熱酸化（例えば１１００Ｃ０
で５０分間乾燥酸素で酸化すると約１２００ＡのＳｉ０
２が成長する）で生成して多結晶シリコンを堆積せしめ
、絶縁膜３および７を除去すると同図ｄの如く、凹部５
に多結晶シリコン９が充てんされた構造になる。多結晶
シリコン９には１び９肌‐３以上の不純物がドーフされ
ている。この上から、半導体基板へ、ｎチャンネルなら
例えばボロンを、Ｐチャンネルならリンをイオン注入し
て、ェンハンスメントチャンネルを形成するための薄層
１０を設ける。薄層１０とゲート絶縁膜８の界面１１が
ェンハンスメントチャンネルになる如く、例えば１ぴ６
肌【３程度の濃度になる如く不純物をイオン注入してお
く。例えばｎチャンネルの場合、ボロンを２００ＫＶで
加速して、ドーズ量３×１０１１ｃの‐２を注入すると
、ボロンのピーク濃度が１×１び６肌‐３になり、この
時のピーク位置民０ち平均深さ（Ｒｐ）は０．７ミクロ
ンで、分布の分散（△Ｒｐ）は０．１２ミクロンである
。薄層１０の厚さを２×△Ｒｐとすれば、約０．２４ミ
クロンである。ゲート絶縁膜８を加熱酸化した時の熱処
理を受けてドレィン２および２′は同図ｄの如く深くな
り、例えば０．２〜０．３ミクロンになる。従って、ド
レィン２および２′と薄層１０の間隔はこの例では０３
〜０４ミクロンであが、これは例えば、ポロンの加速電
圧を３００ＫＶにすると約０．６ミクロンになる。次に
、不純物分布が大きく変化しない温度範囲でイオン注入
による損傷をアニール（例えば９００００→，３０分）
したのち、ゲ−ト電極１ ２およびドレィン電極１３を
形成する（同図ｅ）。
が堆積される。絶縁膜６の堆積に真空蒸着法を用いるの
は凹部側面５一２に付着する量を出来るだけ少なくする
ためであり、条件によっては気相成長法でも良い。この
状態でゲート絶縁膜８を加熱酸化（例えば１１００Ｃ０
で５０分間乾燥酸素で酸化すると約１２００ＡのＳｉ０
２が成長する）で生成して多結晶シリコンを堆積せしめ
、絶縁膜３および７を除去すると同図ｄの如く、凹部５
に多結晶シリコン９が充てんされた構造になる。多結晶
シリコン９には１び９肌‐３以上の不純物がドーフされ
ている。この上から、半導体基板へ、ｎチャンネルなら
例えばボロンを、Ｐチャンネルならリンをイオン注入し
て、ェンハンスメントチャンネルを形成するための薄層
１０を設ける。薄層１０とゲート絶縁膜８の界面１１が
ェンハンスメントチャンネルになる如く、例えば１ぴ６
肌【３程度の濃度になる如く不純物をイオン注入してお
く。例えばｎチャンネルの場合、ボロンを２００ＫＶで
加速して、ドーズ量３×１０１１ｃの‐２を注入すると
、ボロンのピーク濃度が１×１び６肌‐３になり、この
時のピーク位置民０ち平均深さ（Ｒｐ）は０．７ミクロ
ンで、分布の分散（△Ｒｐ）は０．１２ミクロンである
。薄層１０の厚さを２×△Ｒｐとすれば、約０．２４ミ
クロンである。ゲート絶縁膜８を加熱酸化した時の熱処
理を受けてドレィン２および２′は同図ｄの如く深くな
り、例えば０．２〜０．３ミクロンになる。従って、ド
レィン２および２′と薄層１０の間隔はこの例では０３
〜０４ミクロンであが、これは例えば、ポロンの加速電
圧を３００ＫＶにすると約０．６ミクロンになる。次に
、不純物分布が大きく変化しない温度範囲でイオン注入
による損傷をアニール（例えば９００００→，３０分）
したのち、ゲ−ト電極１ ２およびドレィン電極１３を
形成する（同図ｅ）。
この例では半導体基板１の高濃度部分１一１がソースと
して働らく。なお、複数のトランジスタが集積化される
場合は、上記電極形成と同時にトランジスタ間の相互配
線が形成される。薄層１０中の不純物分布を第２図に示
す。
して働らく。なお、複数のトランジスタが集積化される
場合は、上記電極形成と同時にトランジスタ間の相互配
線が形成される。薄層１０中の不純物分布を第２図に示
す。
縦軸は不純物濃度で、藤軸は半導体基板の深さ方向であ
る。分布の形状は、イオン注入の分散△Ｒｐをもつガウ
ス分布で大体良く近似される。絶縁膜８との界面近傍１
１でのソース・ドレィン方向の分布もこれとほぼ同じと
考えられるから、この構造のトランジスタの闇値ＶＴは
、この不純物分布の形状で決められる（もちろん、ゲー
ト絶縁膜８の厚さや、ゲート９の仕事函数や界面準位に
も依存する。）。ところでＶＴは不純物濃度が高い程高
くなるから、このトランジスタのＶＴは不純物濃度の最
大値ＮＭＡｘで与えられる。不純物濃度とＶＴの関係の
１例を示せば、例えばゲート絶縁膜がＳｉ０２で厚さが
１１５０Ａで、ゲートがＮ型の高濃度多結晶シクコンで
、界面準位が１×１ぴｌ肌‐２のｎチャンネルトランジ
スタのとき、不純物濃度がｌｘｌび６肌‐３ならばＶＴ
：０．８５Ｖである。不純物分布の中心ｘｏから△Ｒｐ
だけ離れたところｘｏ±△Ｒｐの濃度Ｎ，は大体０．６
×ＮＭＡｘであるから、ＮＭ＾ｘ＝１×１び６Ｒｃ双‐
３のとき、Ｎ，＝６×１び５ｃの‐３であり、ｘｏ±△
ＲｐでのＶＴは０．４３Ｖである。ゲートにトランジス
タが丁度“ＯＮ”になる関電圧ＶＴ、今の例では０．８
５Ｖ印加した時、×ｏ±△Ｒｐの位置は０．４３Ｖで‘
‘ＯＮ”するのであるから０．８５−０．４３＝０．４
２Ｖだけ余計にゲート電圧が印力０されたのと同じ状態
になっている。即ち、ｘｏのごとく近傍のみが丁度“Ｏ
Ｎ”状態で、他の位置はすべて“ＯＮ”状態になってし
まっている。これは、ゲート電圧Ｖｃがトランジスタの
閥値ＶＴと丁度等しい時（Ｖ。＝ＶＴ）の実効チャンネ
ル長Ｌ（ｏＮ）が２・△Ｒｐよりも十分短かい事を意味
している。またＶＴ＝○ｖになる不純物濃度をＮ２とす
るとＶＧ＝○の時、Ｎ２以上の濃度範囲内はすべて‘‘
ＯＦＦ’’になり、Ｎ２以下の濃度範囲はすべて“ＯＮ
”になつている。すなわちこの時の実効チャンネル長は
Ｌ（ＯＦＦ）で、Ｌ（ｏＮ）より大きい。第２図中のＮ
ｓは、半導体基板１の低濃度部分１−２の不純物濃度で
ある。
る。分布の形状は、イオン注入の分散△Ｒｐをもつガウ
ス分布で大体良く近似される。絶縁膜８との界面近傍１
１でのソース・ドレィン方向の分布もこれとほぼ同じと
考えられるから、この構造のトランジスタの闇値ＶＴは
、この不純物分布の形状で決められる（もちろん、ゲー
ト絶縁膜８の厚さや、ゲート９の仕事函数や界面準位に
も依存する。）。ところでＶＴは不純物濃度が高い程高
くなるから、このトランジスタのＶＴは不純物濃度の最
大値ＮＭＡｘで与えられる。不純物濃度とＶＴの関係の
１例を示せば、例えばゲート絶縁膜がＳｉ０２で厚さが
１１５０Ａで、ゲートがＮ型の高濃度多結晶シクコンで
、界面準位が１×１ぴｌ肌‐２のｎチャンネルトランジ
スタのとき、不純物濃度がｌｘｌび６肌‐３ならばＶＴ
：０．８５Ｖである。不純物分布の中心ｘｏから△Ｒｐ
だけ離れたところｘｏ±△Ｒｐの濃度Ｎ，は大体０．６
×ＮＭＡｘであるから、ＮＭ＾ｘ＝１×１び６Ｒｃ双‐
３のとき、Ｎ，＝６×１び５ｃの‐３であり、ｘｏ±△
ＲｐでのＶＴは０．４３Ｖである。ゲートにトランジス
タが丁度“ＯＮ”になる関電圧ＶＴ、今の例では０．８
５Ｖ印加した時、×ｏ±△Ｒｐの位置は０．４３Ｖで‘
‘ＯＮ”するのであるから０．８５−０．４３＝０．４
２Ｖだけ余計にゲート電圧が印力０されたのと同じ状態
になっている。即ち、ｘｏのごとく近傍のみが丁度“Ｏ
Ｎ”状態で、他の位置はすべて“ＯＮ”状態になってし
まっている。これは、ゲート電圧Ｖｃがトランジスタの
閥値ＶＴと丁度等しい時（Ｖ。＝ＶＴ）の実効チャンネ
ル長Ｌ（ｏＮ）が２・△Ｒｐよりも十分短かい事を意味
している。またＶＴ＝○ｖになる不純物濃度をＮ２とす
るとＶＧ＝○の時、Ｎ２以上の濃度範囲内はすべて‘‘
ＯＦＦ’’になり、Ｎ２以下の濃度範囲はすべて“ＯＮ
”になつている。すなわちこの時の実効チャンネル長は
Ｌ（ＯＦＦ）で、Ｌ（ｏＮ）より大きい。第２図中のＮ
ｓは、半導体基板１の低濃度部分１−２の不純物濃度で
ある。
ｎチャンネルトランジスタの場合、低濃度部分がｐ型で
あれば、凹部側面５−２との界面に沿ってデプレーショ
ンチャンネルが生じ、またそれがｎ型であれば、全体が
抵抗体として、薄層１０の界面１１に生じるェンハンス
メントチャンネルと直列接続された形になる。薄層１０
の濃度が低濃度部分１−２の濃度よりも高いから、低濃
度部分がｎ型でもｐ型でも、ドレィンに印加されて生じ
る空乏層は、低濃度部分１−２内に広がり、薄層１０内
への広がりは少ない。低濃度部分１−２は、複数のトラ
ンジスタが集積化される場合、例えばそれらがｎチャン
ネルトランジスタならば、ｐ型にしておくと、トランジ
スタ相互が分離されるので都合がよい。
あれば、凹部側面５−２との界面に沿ってデプレーショ
ンチャンネルが生じ、またそれがｎ型であれば、全体が
抵抗体として、薄層１０の界面１１に生じるェンハンス
メントチャンネルと直列接続された形になる。薄層１０
の濃度が低濃度部分１−２の濃度よりも高いから、低濃
度部分がｎ型でもｐ型でも、ドレィンに印加されて生じ
る空乏層は、低濃度部分１−２内に広がり、薄層１０内
への広がりは少ない。低濃度部分１−２は、複数のトラ
ンジスタが集積化される場合、例えばそれらがｎチャン
ネルトランジスタならば、ｐ型にしておくと、トランジ
スタ相互が分離されるので都合がよい。
また、例えばｎチャンネルのパワートランジスタを製造
する場合は、直列抵抗を下げるためにｎ型を用いる方が
良いｏ第１図ａでは、ドレィン拡散層２および２′が半
導体基板１の一方の表面にあり、ソースは半導体基板１
の低濃度部分１−１を含む他方の表面になる如く上・下
に形成されているが、集積回路中によく用いられるトラ
ンスミッションゲートにはこの構造は適していない。
する場合は、直列抵抗を下げるためにｎ型を用いる方が
良いｏ第１図ａでは、ドレィン拡散層２および２′が半
導体基板１の一方の表面にあり、ソースは半導体基板１
の低濃度部分１−１を含む他方の表面になる如く上・下
に形成されているが、集積回路中によく用いられるトラ
ンスミッションゲートにはこの構造は適していない。
トランスミッションゲートではソースとドレィンは電気
信号の状態に応じ相互に入れかわるからである。本発明
をトランスミツションゲ−トに適用するには、第１図ａ
に於て、半導体基板１がすべて低濃度で、薄層１０を除
いて凹部側面５−２および底面５一１との界面にデプレ
ーションチャンネルが形成されていて、信号の入・出力
端子を２および２′とすればよい。
信号の状態に応じ相互に入れかわるからである。本発明
をトランスミツションゲ−トに適用するには、第１図ａ
に於て、半導体基板１がすべて低濃度で、薄層１０を除
いて凹部側面５−２および底面５一１との界面にデプレ
ーションチャンネルが形成されていて、信号の入・出力
端子を２および２′とすればよい。
こういう構造に於て、ゲート電圧が印加されて薄層１０
のチャンネ１１が‘‘ＯＮ’’すれば、拡散層２と２′
間に導電路が形成されて電気信号が伝達される。また、
トランスミッションゲートに限らずトランジスタを直列
接続してＮＡＮＤ回路を構成する場合にもこの様な構造
を適用して良いことは云うまでもない。すなわち、本発
明の要点はチャンネル部分が半導体基板表面に対して深
さ方向に形成されていることに関するものであって、ソ
ース・ドレィンの位置が縦型か横型（即ち同一平面）か
にはよらない。さて、第１図の説明にあっては、ドレィ
ン拡散層２又は２′が半導体基板１中に形成されるとし
たが、そうせずに、高濃度の不純物を含む多結晶シリコ
ンを半導体基板１上に堆積せしめて、それをドレィンと
してもよい。そうすれば薄層１０を浅く出来るから、イ
オン注入の加速電圧が低くなり不純物分布の分散△Ｒｐ
が小さくなり、実効チャンネル長Ｌ（ｏＮ）が短か〈な
る。本発明の他の実施例について述べる。
のチャンネ１１が‘‘ＯＮ’’すれば、拡散層２と２′
間に導電路が形成されて電気信号が伝達される。また、
トランスミッションゲートに限らずトランジスタを直列
接続してＮＡＮＤ回路を構成する場合にもこの様な構造
を適用して良いことは云うまでもない。すなわち、本発
明の要点はチャンネル部分が半導体基板表面に対して深
さ方向に形成されていることに関するものであって、ソ
ース・ドレィンの位置が縦型か横型（即ち同一平面）か
にはよらない。さて、第１図の説明にあっては、ドレィ
ン拡散層２又は２′が半導体基板１中に形成されるとし
たが、そうせずに、高濃度の不純物を含む多結晶シリコ
ンを半導体基板１上に堆積せしめて、それをドレィンと
してもよい。そうすれば薄層１０を浅く出来るから、イ
オン注入の加速電圧が低くなり不純物分布の分散△Ｒｐ
が小さくなり、実効チャンネル長Ｌ（ｏＮ）が短か〈な
る。本発明の他の実施例について述べる。
これは、ェンハンスメントチャンネルとゲート絶縁膜を
介して整合せしめる方法に関するものである。第１図ｃ
の状態でゲート絶縁膜８を形成したのち多結晶シリコン
１４を堆積せしめた状態を第３図ａに示す。ここで多結
晶シリコン１４には不純物が意識的には添加されておら
ず従って絶縁膜に近い。フオトレジストが低い所には厚
く、高い所には薄く塗布される性質を利用して、絶縁膜
７上の多結晶シリコンを除去する。
介して整合せしめる方法に関するものである。第１図ｃ
の状態でゲート絶縁膜８を形成したのち多結晶シリコン
１４を堆積せしめた状態を第３図ａに示す。ここで多結
晶シリコン１４には不純物が意識的には添加されておら
ず従って絶縁膜に近い。フオトレジストが低い所には厚
く、高い所には薄く塗布される性質を利用して、絶縁膜
７上の多結晶シリコンを除去する。
残った凹部５の中の多結晶シリコンの一部に、後に形成
するシリコンゲートへの接続のために不純物を拡散して
導電路１５を形成する。この状態で絶縁膜３および７を
マスクとして、多結晶シリコン１４中へ、例えばリンを
イオン注入して、高導電性を有する層１６を形成する。
この層１６が後の熱拡散によりゲート絶縁膜８に接する
位置まで達してシリコンゲ−トを形成する。次に絶縁膜
３および７を除去して、半導体基板１とゲート絶縁膜界
面がェンハンスメントチャンネルになる如く、例えばｎ
チャンネルならばポロンをイオン注入して薄層１０を形
成する（同図ｃ）。このとき薄層１０の深さが多結晶シ
リコン中の高導電性を有する層１６とほぼ同じになる様
加速電圧を加減しておく。薄層１０は多結晶シリコン１
４中にも形成されるが層１６の不純物濃度の方が圧倒的
に大きいので無視出釆る。次にこれを熱処理すると、多
結晶シリコン１４中の拡散係数が半導体基板中のそれよ
りも大きいため高導電性の層１６がゲート絶縁膜８に達
する程度に広がってシリコンゲート１６が形成される。
するシリコンゲートへの接続のために不純物を拡散して
導電路１５を形成する。この状態で絶縁膜３および７を
マスクとして、多結晶シリコン１４中へ、例えばリンを
イオン注入して、高導電性を有する層１６を形成する。
この層１６が後の熱拡散によりゲート絶縁膜８に接する
位置まで達してシリコンゲ−トを形成する。次に絶縁膜
３および７を除去して、半導体基板１とゲート絶縁膜界
面がェンハンスメントチャンネルになる如く、例えばｎ
チャンネルならばポロンをイオン注入して薄層１０を形
成する（同図ｃ）。このとき薄層１０の深さが多結晶シ
リコン中の高導電性を有する層１６とほぼ同じになる様
加速電圧を加減しておく。薄層１０は多結晶シリコン１
４中にも形成されるが層１６の不純物濃度の方が圧倒的
に大きいので無視出釆る。次にこれを熱処理すると、多
結晶シリコン１４中の拡散係数が半導体基板中のそれよ
りも大きいため高導電性の層１６がゲート絶縁膜８に達
する程度に広がってシリコンゲート１６が形成される。
その間薄層１０の方はごくわずかしか不純物分布が変化
しない。第３図ｄに示す如く、かくしてエンハンスメン
トチヤンネル１１とシリコンゲート１６′とが整合した
構造が得られる。第３図に於ても、第１図と同様、拡散
層２および２′をドレィンとし、半導体基板１の高濃度
部分１ーーをソースとして説明してきたが、拡散層２お
よび２′をそれぞれソース、ドレインとしても良い。
しない。第３図ｄに示す如く、かくしてエンハンスメン
トチヤンネル１１とシリコンゲート１６′とが整合した
構造が得られる。第３図に於ても、第１図と同様、拡散
層２および２′をドレィンとし、半導体基板１の高濃度
部分１ーーをソースとして説明してきたが、拡散層２お
よび２′をそれぞれソース、ドレインとしても良い。
但しこの場合は半導体基板１は、例えばｎチャンネルな
らすべてｐ型の低濃度のものを用い、凹部５の底面５−
１にそってｎ型のデプレーションチャンネルが生じる様
にする。あるいは、さらに直列抵抗を減ずるために、凹
部底面５ーーにそって部分的にｎ型の高濃度部分１７を
形成しても良い。以上の説明では、シリコンゲート１６
′中の不純物と薄層１０中の不純物は互いに反対導電型
であったが、同一導電型であっても良い。
らすべてｐ型の低濃度のものを用い、凹部５の底面５−
１にそってｎ型のデプレーションチャンネルが生じる様
にする。あるいは、さらに直列抵抗を減ずるために、凹
部底面５ーーにそって部分的にｎ型の高濃度部分１７を
形成しても良い。以上の説明では、シリコンゲート１６
′中の不純物と薄層１０中の不純物は互いに反対導電型
であったが、同一導電型であっても良い。
なお、導電路１５とシリコンゲート１６′とは同一導電
型の不純物を含んでいなければならない。以上の説明か
ら明らかなように、本発明のＭＯＳ型半導体装置の製造
方法は、チャンネル長が短かく、かつそのバラッキが少
なく、また閥値もそろい、しかもゲートとエンハンスメ
ントチヤンネルとが整合してゲート入力容量の小さく、
高速で、ドレィン電圧が高くとれ、ドレィン電圧による
闇値の低下が少ない広い動作範囲にわたって使用できる
ＭＯＳ型半導体装置を提供することができる。
型の不純物を含んでいなければならない。以上の説明か
ら明らかなように、本発明のＭＯＳ型半導体装置の製造
方法は、チャンネル長が短かく、かつそのバラッキが少
なく、また閥値もそろい、しかもゲートとエンハンスメ
ントチヤンネルとが整合してゲート入力容量の小さく、
高速で、ドレィン電圧が高くとれ、ドレィン電圧による
闇値の低下が少ない広い動作範囲にわたって使用できる
ＭＯＳ型半導体装置を提供することができる。
第１図ａ〜ｅは本発明の一実施例にかかるＭＯＳ型半導
体装置の製造工程断面図、第２図は本発明の装置におけ
るェンハンスメントチャンネル中の不純物分布図、第３
図ａ〜ｄは本発明の他の実施例にかかる同装置の工程断
面図である。 １・・・・・・半導体基板、１一１…・・・高濃度部分
、１−２・…・・低濃度部分、２・・・・・・ドレィン
拡散層、３…・・・エッチングマスク、４・・・・・・
窓、５・・・・・・凹部、６・・・・・・絶縁膜、８・
・・・・・ゲート絶縁膜、９・・・・・・多結晶シリコ
ン、１０・・・・・・薄層、１２，１３・・・・・・電
極、１４・・・・・・多結晶シリコン、１５・・・・・
・導電路、１６・・・・・・高導電性層。 第２図 第１図 第３図
体装置の製造工程断面図、第２図は本発明の装置におけ
るェンハンスメントチャンネル中の不純物分布図、第３
図ａ〜ｄは本発明の他の実施例にかかる同装置の工程断
面図である。 １・・・・・・半導体基板、１一１…・・・高濃度部分
、１−２・…・・低濃度部分、２・・・・・・ドレィン
拡散層、３…・・・エッチングマスク、４・・・・・・
窓、５・・・・・・凹部、６・・・・・・絶縁膜、８・
・・・・・ゲート絶縁膜、９・・・・・・多結晶シリコ
ン、１０・・・・・・薄層、１２，１３・・・・・・電
極、１４・・・・・・多結晶シリコン、１５・・・・・
・導電路、１６・・・・・・高導電性層。 第２図 第１図 第３図
Claims (1)
- １ 半導体基板表面を選択的に除去して凹部を形成する
工程、この凹部側面にゲート絶縁膜を形成する工程、前
記半導体基板内部でかつ前記凹部底面より浅い位置に不
純物をイオン注入して前記半導体基板を前記ゲート絶縁
膜界面にエンハンスメントチヤネルを形成する工程と、
前記凹部に多結晶シリコンを堆積し、前記多結晶シリコ
ンに不純物をイオン注入して高導電性を有するシリコン
ゲートを形成する工程とを含み、前記エンハンスメント
チヤネルが前記高導電柱のシリコンゲートと整合するよ
うに形成されることを特徴とするＭＯＳ型半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51039529A JPS6032989B2 (ja) | 1976-04-07 | 1976-04-07 | Ｍｏｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51039529A JPS6032989B2 (ja) | 1976-04-07 | 1976-04-07 | Ｍｏｓ型半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS52122481A JPS52122481A (en) | 1977-10-14 |
| JPS6032989B2 true JPS6032989B2 (ja) | 1985-07-31 |
Family
ID=12555560
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51039529A Expired JPS6032989B2 (ja) | 1976-04-07 | 1976-04-07 | Ｍｏｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6032989B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4217599A (en) * | 1977-12-21 | 1980-08-12 | Tektronix, Inc. | Narrow channel MOS devices and method of manufacturing |
| JPS55133574A (en) * | 1979-04-05 | 1980-10-17 | Nec Corp | Insulated gate field effect transistor |
| JPS583287A (ja) * | 1981-06-30 | 1983-01-10 | Fujitsu Ltd | 縦型シリンドリカルｍｏｓ電界効果トランジスタ |
| FR2513016A1 (fr) * | 1981-09-14 | 1983-03-18 | Radiotechnique Compelec | Transistor v mos haute tension, et son procede de fabrication |
-
1976
- 1976-04-07 JP JP51039529A patent/JPS6032989B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS52122481A (en) | 1977-10-14 |
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