JPS6052593B2 - 半導体装置の製造方法 - Google Patents

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は半導体装置の製造方法に関し、特にＭＯＳ半
導体装置の製造方法に係る。

〔発明の技術的背景とその問題点〕

ＭＯＳ半導体装置では素子の微細化が進むにつれ、ド
レイン耐圧の低下やショートチャネル効果等の欠点が生
じてくる。

そこで、ドレイン耐圧を向上させ、ショートチャネル
効果を防止するための技術として例えば深いチャネルイ
オン注入技術が知られている。

これは、チャネル領域のシリコン基板にソース、ドレイ
ン領域と逆導電型（基板と同導電型）の不純物を深くイ
オン注入することにより、ドレイン耐圧を向上し、ショ
ートチャネル効果を防止するものである。この技術は、
５０５で代表されるように絶縁基板上に形成される半導
体装置の製造にも適用されており、ドレイン耐圧向上及
びショートチャネル効果防止に加えてバックチャネルリ
ーク（絶縁基板側のシリコン表面を流れる漏れ電流）防
止を目的として、チャネル領域下方のシリコン絶縁基板
との界面近傍にソース、ドレイン領域と逆導電型の不純
物をイオン注入することが行なわれている。 しかし、
この深いチャネルイオン注入技術を用いると、注入され
た不純物が深さ方向に分布をもつため、基板表面（チャ
ネル領）の不純物濃度を制御することが困難となる。

特に、イオン注入のドーズ量が多くなると、表面濃度に
与える影響も大きくなり、この結果トランジスタのしき
い値電圧制御が困難となる。また、この技術を用いると
基板濃度が高くなるため、基板効果（ソース・基板間の
電圧５の上昇に伴い、しきい値電圧１が大きく上昇する
現象、基板濃度をＮＡとすると、ＶｔｈはＪに比例する
）によりしきい値電圧が変動しやすくなり、デバイスに
悪影響を与える。更に、ＳＯＳではシリコン中の不純物
濃度が高くなると、トランジスタのスピードの低下を招
く結果となる。上述したような欠点を解消するために、
最近の新しい技術としてＰ（あるいはＮ）ポケット形成
技術が知られている（例えば、Ｓ．Ｏｇｕｒａｅｔａｌ
．６６ＡｈａｌｆｍｉｃｒＯｎＭＯＳＦＥＴｕｓｉｎｇ
ｄＯｕｄｌｅｉｍｐｌａｎｔｅｄｌＪ）Ｄ！５，ＩＥＤ
Ｍ８２，７１８（１９８２））。

この技術は、ゲート電極近傍の低濃度不純物領域とこれ
らの領域に隣接する高濃度不純物領域とからなる、いわ
ゆる１Ｊ）Ｄ（Ｌｉｇｌｌｔ］ＹＤＯｐｅｄＤｒａｉｎ
）構造のソース，ドレイン領域に接してゲート電極近傍
の位置にＰ型（あるいはＮ型）の不純物領域（ポケット
領域）を形成することにより、ドレイン耐圧向上及びシ
ョートチャネル効果防止を図るものである。このＰ（あ
るいはＮ）ポケット形成技術の概略を第１図に参照して
説明する。

まず、例えばＰ型シリコン基板１の図示しないフィール
ド酸化膜で囲まれた素子領域上にゲート酸化膜２を介し
て多結晶シリコンからなるゲート電極３を形成する。次
に、ゲート電極３をマスクとしてＰ型不純物をソース，
ドレイン予定部の全面に深くイオン注入する。つづいて
、ＬＤＤ構造のソース，ドレイン領域を形成するために
、まずゲート電極３をマスクとしてＮ型不純物を低ドー
ズ量で浅くイオン注入する。つづいて、全面に例えばＣ
ＶＤ酸化膜を堆積した後、例えば反応性オオンエツチン
グによりゲート電極３の側面に残存ＣＶＤ酸化膜４，４
を形成する。つづいて、ゲート電極３及び残存Ｃ職化膜
４，４をマスクとしてＮ型不純物を高ドーズ量でイオン
注入する。次いで、熱処理により不純物を拡散させ、ゲ
ート電極３近傍の浅いＮ型不純物領域５ａ，６ａとこれ
らの領域に隣接する深いＮ＋型不純物領域５ｂ，６ｂと
からなるソース，ドレイン領域５，６およびソース，ド
レイン領域５，６に接し、ゲート電極３近傍の深い位置
に位置するＰ型不純物領域（ポケット領域）１，７を形
成する。以下、通常の工程に従い、配線等を形成する。
なお、しきい値制御のためのチヤネルイオ７注入は浅い
チャネルイオン注入でよい。しかしながら、上述したＰ
（あるいはＮ）ポケット形成技術では、ゲート電極３を
マスクとしてソース，ドレイン形成予定部の全面にＰ型
不純物をイオン注入しているので、Ｎ型のソース，ドレ
イン領域５，６内にＰ型不純物が混在することになり、
ソース，ドレイン領域５，６の抵抗があまり下がらない
という欠点がある。

このことはＰチャネルトランジスタにＮ型のポケット領
域を形成する場合でも同様である。また、ソース，ドレ
イン領域５，６の抵抗を下げようとすると、Ｐ型不純物
のイオン注入のドーズ量を低くする必要があるが、こう
した場合ソース，ドレイン領域５，６をＬＤＤ構造にし
ないと、Ｎ型不純物によつてＰ型不純物領域（ポケット
領域）７，７が打ち消されてしまい、所期の目的を達成
することができない。したがつて、ＬＪ）Ｄ構造のソー
ス，ドレイン領域５，６を形成するために、場合によつ
ては写真蝕刻工程（ＰＥＰ）の回数が増加する等工程が
複雑となる。更に、上記方法をＳＯＳデバイスに適用す
ると、ソース，ドレイン領域が逆導電型の不純物によつ
て打ち消され、シリコンー絶縁基板界面まで伸びにくく
なり、ＰＮ接合が形成され易くなる。

このため、浮遊容量の増加を招き、スピードの低下を引
き起こすことになるし、インバータ回路ではリーク電流
を増加させる結果となる。〔発明の目的〕 本発明は上記事情に鑑みてなされたものであり、簡便な
工程でポケット領域を形成することができ、有効にドレ
イン耐圧を向上し、ショートチャネル効果を防止するこ
とができ、しかもスピードの低下等を招くことのない半
導体装置の製造方法を提供しようとするものである。

〔発明の概要〕

本発明の半導体装置の製造方法は、第１導電型の半導体
層の素子領域表面にゲート絶縁膜を介してゲート電極を
形成し、全面に絶縁膜（例えばプラズマＳｉＯ２膜）を
堆積した後、そのゲート電極側壁の部分を選択的にエッ
チング除去し、次いで残存した絶縁膜をマスクとして第
１導電型の不純物をイオン注入し、更に残存した絶縁膜
を除去した後、ゲート電極をマスクとして第２導電型の
不純物をイオン注入し、熱処理により第２導電型のソー
ス，ドレイン領域と第１導電型の不純物領域（ポケット
領域）を形成することを骨子とするものである。

こうした方法によれば、ポケット領域を形成すべき第１
導電型の不純物はゲート電極近傍にのみイオン注入され
るので、ソース，ドレイン領域の高抵抗化を招くことが
なく、また、高ドーズ量のイオン注入を行うことができ
るので、ソース，ドレイン領域をＬＤＤ構造にする必要
はない。

したがつて、簡便な工程でポケット領域を形成すること
ができ、有効にドレイン耐圧を向上し、ショートチャネ
ル効果を防止することができ、しかもスピードの低下等
を招くことがない。なお、ソース，ドレイン領域をＬＤ
Ｄ構造にすれば、ホットキャリアの発生によるしきい値
電圧の変動等も防止することができる。〔発明の実施例
〕 以下、本発明をＣＭＯＳの製造に適用した実施例を第２
図ａ−１を参照して説明する。

まず、表面の結晶方位（１００）のＮ型シリコン基板１
１の一部に選択的にＰ型ウェル領域１２を形成した後、
選択酸化法に従い厚さ８０００Ａのフィールド酸化膜１
３を形成する。

次に、フィールド酸化膜１３で囲まれた素子領域表面に
厚さ５００Ａのゲート酸化膜１４を形成し、浅いチャネ
ルイオンー注入を行つた後、全面に厚さ５０００Ａの多
結晶シリコン膜を堆積し、９５（代）で１紛間にＣｌ３
拡散を行う。つづいて、全面に厚さ７０００人のＣＶＤ
酸化膜を堆積した後、このＣＶＤ酸化膜及び前記多結晶
シリコン膜を順次パターニングして、ゲート電極１５１
，１５２とその上のＣＶＤ酸化膜パターン１６１，１６
２を形成する。このＣＶＤ酸化膜パターン１６１，１６
２はゲート電極部分の段差を著しくさせる作用を有する
（第２図ａ図示）。つづいて、全面に厚さ１．２μｍの
プラズマＳｉＯ２膜１７を堆積する（同図ｂ図示）。つ
づいて、このプラズマＳｉＯ２膜１７を５％ＨＦ緩衝溶
液で１３０秒間エッチングする。この際、ゲート電極段
差部の側壁ではプラズマＳｉＯ２膜１７の膜厚が他の部
分よりやや薄く、かつエッチングレートが速いため、ゲ
ート電極の側壁の部分が選択的にエッチングされる（同
図ｃ図示）。次いで、Ｐ型ウェル領域１２以外の基板１
１上にホトレジストパターン１８を形成した後、このホ
トレジストパターン１８及びウェル領域１２上の残存し
たプラズマＳｉＯ２膜１７をマスクとしてＢ＋を加速エ
ネルギー１００ｋｅＶ１ドーズ量５×１Ｐ／ｃ＃Ｉの条
件でイオン注入する（同図ｄ図示）。

つづいて、前記ホトレジストパターン１８をマスクとし
てウェル領域１２上のプラズマＳｉＯ，膜１７、ＣＶＤ
酸化膜パターン１６２及びゲート酸化膜１４を５％ＨＦ
緩衝溶液で６分エッチング除去する。つづいて、ホトレ
ジストパターン１８及びウェル領域１２上のゲート電極
１５２をマスクとして、ウェル領域１２にＡｓ＋を加速
エネルギー４０ｋｅＶ１ドーズ量１×１０１５／ｄの条
件でイオン注入する（同図ｅ図示）。次いで、前記ホト
レジストパターン１８を除去した後、ウェル領域１２上
にホトレジストパターン１９を形成する。

つづいて、このホトレジストパターン１９及びウェル領
域１２以外の基板１１上の残存したプラズマＳｉＯ２膜
１７をマスクとして基板１１にＰ＋を加速エネルギー３
５０ｋｅ、ドーズ量５×１０１３／ＣＦｌｌの条件でイ
オン注入する（同図ｆ図示）。つづいて、前記ホトレジ
ストパターン１９をマスクとして基板１１上の残存した
プラズマＳｌＯ２膜１７、ＣＶＤ酸化膜パターン１６１
及びゲート酸化膜１４を５％叩緩衝溶液で６分間エッチ
ング除去する。つづいて、ホトレジストパターン１９及
び基板１１上のゲート電極１５１をマスクとして基板１
１にＢ＋を加速エネルギー２０ｋｅＶ、ドーズ量１×１
０１５／ｄの条件でイオン注入する（同図ｇ図示）。次
いで、前ホトレジストパターン１８を除去した後、９５
（代）で３紛間熱処理して不純物を拡散させ、ウェル領
域１２以外の基板１１にＰ＋型ソース，ドレイン領域２
０，２１とこれらソース，ドレイン領域２０，２１に接
し、ゲート電極１５１″近傍の深い位置に位置するＮ型
不純物領域（ポケット領域）２２，２２をウェル領域１
２にＮ＋型ソース，ドレイン領域２３，２４とこれらソ
ース，ドレイン領域２３，２４に接し、ゲート電極１５
２近傍の深い位置に位置するＰ型不純物領域（ポケット
領域）２５，２５をそれぞれ形成する（同図ｈ図示）。

つづいて、全面にＣＶＤ酸化膜２６を堆積した後、コン
タクトホール２７，・・・・・・を開孔する。つづいて
、全面にＡＩ膜を蒸着した後、パターニングしてに配線
２８，・・を形成し、ＣＭＯＳを製造する（同図１図示
）。このような方法によれば、第２図ｃ図示の工程でプ
ラズマＳｉＱ．膜１７のゲート電極の側壁の部分を選択
的にエッチング除去し、同図ｄ図示の工程でＰ型ポケッ
ト領域形成のために残存したプラズマＳｉＯ２膜１７を
マスクとしてウェル領域１２にボロンを、また同図ｆ図
示の工程でＮ型ポケット領域形成のために残存したプラ
ズマＳｉＯ２膜１７をマスクとして基板１１にリンをそ
れぞれイオン注入している。

すなわち、ポケット領域を形成するための不純物はゲー
ト電極の近傍にのみイオン注入される。したがつて、従
来のＰ（あるいはＮ）ポケット形成技術のようにソース
，ドレイン予定部の全面にイオン注入する方法と異なり
、ソース，ドレイン領域の抵抗を上げることがないの、
スピードが低下することがない。また、ソース，ドレイ
ン領域の抵抗を上げるおそれがないので、Ｐ型及びＮ型
のポケット領域２２，２２，２５，２５を形成するため
の不純物イオン注入のドーズ量を高くしてもソース，ド
レイン領域に影響を与えることがない。

このため、ソース，ドレイン領域をＬＤＤ構造にしなく
てもポケット領域が打ち消されることがない。したがつ
て、上記実施例のように本発明方法をＣＭＯＳの製造に
適用した場合でも、写真蝕刻工程（ＰＥＰ）の図数が増
加することはなく、またダメージの原因となる反応性イ
オンエッチング（ＲＩＥ）を用いる必要もない。更に、
本発明方法ではチャネルイオン注入はしきい値制御のた
めの浅いイオン注入のみで足りる。したがつて、しきい
値制御がしやすくなり、また基板濃度は低いままである
ので、基板効果もほとんどない。以上のようなことから
、本発明方法を用いれば、簡便な工程でドレイン耐圧を
向上し、ショートチャネル効果を防止することができ、
しかもスピードを低下させることがなく、安定した特性
を有する微細な素子を製造することができる。

なお、本発明方法をＳＯＳデバイスに適用すれば、ポケ
ット領域を形成する不純物がソース，ドレイン領域を形
成する不純物の下方向への拡がりを阻止することがない
ので、ソース，ドレイン領域は容易にシリコン−サファ
イア基板まで達する。したがつて、ＰＮ接合による浮遊
容量の増加を防止することができ、インバータ回路では
リーク電流の増加を防止することができる。また、上記
実施例と異なリソース，ドレイン領域をＬＤＤ構造とし
てもよい。

この場合の製造工程を第３図ａ−ｆを参照して説明する
。まず、第２図ｄまでの工程を経た後、ホトレジストパ
ターン１８を除去し、ウェル領域１２上にホトレジスト
パターン２９を形成する。

次に、このホトレジストパターン２９及びウェル領域１
２以外の基板１１上の残存したプラズマＳｉＯ２膜１７
をマスクとして基板１１に例えばＰ＋をイオン注入する
（第３図ａ図示）。つづいて、ホトレジストパターン２
９を除去した後、残存したプラズマＳｌＯ２膜１７、Ｃ
ｖＤｒｌ！化膜パターン１６１，１６２及びゲート酸化
膜１４の一部をエッチング除去する。つづいて、全面に
ＣＶ切唆化膜を堆積した後、反応性イオンエッチング（
ＲＩＥ）によりゲート電極１５１，１５２の側壁に残存
ＣＶＤ酸化膜３０，・・を形成する。つづいて、ウェル
領域１２以外の基板１１上にホトレジストパターン３１
を形成した後、このホトレジストパターン３１、ゲート
電極１５２、及びその側壁の残存ＣＶＤ酸化膜３０，３
０をマスクとしてウェル領域１２にＡｓ＋を加速エネル
ギー４０ｋｅＶ１ドーズ量・３×１０１５／Ｃｆｉの条
件でイオン注入する（同図ｂ図示）、つづいて、ウェル
領域１２上のゲート電極１５。側壁の残存ＣＶＤ酸化膜
３０，３０をＨＦ溶液で除去した後、Ａｓ＋を加速エネ
ルギー４０ＩＣＥＶｌドーズ量５×１０１３／Ｃｉｉの
条件でイオン注入する（同図ｃ図示）。次いで、前記ホ
トレジストパターン３１を除去した後、ウェル領域１２
上にホトレジストパターン３２を形成する。

つづいて、このホトレジストパターン３２、基板１１上
のゲート電極１５１及・びその側壁の残有℃Ｖ曜化膜３
０，３０をマスクとしてＢ＋を加速エネルギー２０ｋｅ
Ｖ１ドーズ量２×１Ｐ／Ｃ７ｌ！の条件でイオン注入す
る（同図ｄ図示）。つづいて、基板１１上のゲート電極
１５１側壁の残存ＣＶＤ酸化膜３０，３０を除去した後
、Ｂ＋を加速エネルギー２０ｋｅＶ１ドーズ量５×１０
１３／ｄの条件でイオン注入する（同図ｅ図示）。次い
で、熱処理を行ない、ウェル領域１２以外の基板１１に
チャネル領域近傍のＰ型不純物領域３３ａ，３４ａとこ
れらの領域に隣接するＰ＋不純物領域３３ｂ，３４ｂと
からなるＬＤＤ構造のソース，ドレイン領域３３，３４
及びこれらソース，ドレイン領域３３，３４に接し、ゲ
ート電極１５１近傍の深い位置に位置するＮ型不純物領
域（ポケット領域）３５，３５を、ウェル領域１２にチ
ャネル領域近傍のＮ型不純物領域３６ａ，３７ａとこれ
らの領域に隣接するＮ＋型不純物領域３６ｂ，３７ｂと
からなるＬＤＤ構造のソース，ドレイン領域３６，３７
及びこれらソース，ドレイン領域３６，３７に接し、ゲ
ート電極１５２近傍の深い位置に位置するＰ型不純物領
域（ポケット領域）３８，３８を形成する（同図ｆ図示
）。以下、通常の工程に従い、配線等を形成する。この
ような方法によれば、工程は複雑になるものの上記実施
例と同様な効果を得ることができ、更に、ソース，ドレ
イン領域をＬＤＤ構造としたことによりホットキャリア
の発生によるしきい値電圧の変動を防止することができ
るので、よソー層素子の微細化に適した方法となる。な
お、上記実施例ではゲート電極１５１１５２上にＣＶＤ
酸化膜パターン１６１，１６２を形成したが、このＣＶ
Ｄ酸化膜パターン１６１，１６２は必ずしも設けなくと
もよい。

また、ゲート電極１５１，１５２は多結晶シリコンで形
成したが、これに限らずＭＯＳｉ２のような高融点金属
シリサイドを用いてもよい。〔発明の効果〕 以上詳述した如く、本発明の半導体装置の製造方法によ
れば、ドレイン耐圧を向上し、ショートチャネル効果を
防止することができ、しかもスピードを低下させること
がなく、安定した特性を有する微細な素子を製造し得る
等顕著な効果を奏するものである。

【図面の簡単な説明】

第１図は従来の方法により製造されたＮチャネルＭＯＳ
トランジスタの断面図、第２図ａ−ｉは本発明の実施例
におけるＣＭＯＳの製造方法を示す断面図、第３図ａ−
ｆは本発明の他の実施例におけるＣＭＯＳの製造方法を
示す断面図である。 １１・・・・・Ｎ型シリコン基板、１２・・・・・・Ｐ
型ウニル領域、１３・・・・フィールド酸化膜、１４・
・・・・・ゲート酸化膜、１５１，１５２・・・・ゲー
ト電極、１６１，１６２・・ＣＶＤ酸化膜パターン、１
７・・・・・プラズマＳｌＯ２膜、１８，１９，２９，
３１，３２・・・・・・ホトレジストパターン、２０，
２１・・・１Ｐ＋ソース，ドレイン領域、２２・・・・
Ｎ型不純物領域（ポケット領域）、２３，２４・・・・
Ｎ＋型ソース，ドレイン領域、２５・・・・・・Ｐ型不
純物領域（ポケット領域）、２６・・・・ＣＶＤ酸化膜
、２７・・・・・・コンタクトホール、２８・・・・・
・に配線、３０・・・・・・残門存ＣＶＤ酸化膜、３３
ａ，３４ａ・・・・Ｐ型不純物領域、３３ｂ，３４ｂ・
・・・・・Ｐ＋型不純物領域、３３，３４・・・・・・
ソース，ドレイン領域、３５・・・・・・Ｎ型不純物領
域（ポケット領域）、３６ａ，３７ａ・・Ｎ型不純物領
域、３６ｂ，３７ｂ・・・・・・Ｎ型不）純物領域、３
６，３７・・・・・・ソース，ドレイン領域、３８・・
・・・・Ｐ型不純物領域（ポケット領域）。

Claims (1)

1. 【特許請求の範囲】 １ 第１導電型の半導体層の素子領域表面にゲート絶縁
   膜を介してゲート電極を形成する工程と、全面に絶縁膜
   を堆積した後、該絶縁膜のゲート電極側壁の部分を選択
   的にエッチング除去する工程と、残存した絶縁膜をマス
   クとして第１導電型の不純物をイオン注入する工程と、
   前記残存した絶縁膜を除去した後、前記ゲート電極マス
   クとして第２導電型の不純物をイオン注入する工程と、
   熱処理により不純物を拡散させ、第２導電型のソース、
   ドレイン領域及びこれらソース、ドレイン領域に接し、
   前記ゲート電極近傍に位置する第１導電型の不純物領域
   を形成する工程とを具備したことを特徴とする半導体装
   置の製造方法。 ２ 絶縁膜としてプラズマＳｉＯ＿２膜を用いたことを
   特徴とする特許請求の範囲第１項記載の半導体装置の製
   造方法。 ３ 全面に堆積されたゲート電極材料上に他の絶縁膜を
   堆積し、これらを順次パターニングしてゲート電極及び
   ゲート電極上に残存した前記他の絶縁膜のパターンを形
   成することを特徴とする特許請求の範囲第１項記載の半
   導体装置の製造方法。 ４ ゲート電極及び残存した絶縁膜をマスクとして第１
   導電型の不純物をイオン注入する前または後に、少なく
   ともゲート電極をマスクとして第２導電型の不純物を低
   ドーズ量でオイン注入することを特徴とする特許請求の
   範囲第１項記載の半導体装置の製造方法。