JPS6033733A - パルス遅延回路 - Google Patents
パルス遅延回路Info
- Publication number
- JPS6033733A JPS6033733A JP58143386A JP14338683A JPS6033733A JP S6033733 A JPS6033733 A JP S6033733A JP 58143386 A JP58143386 A JP 58143386A JP 14338683 A JP14338683 A JP 14338683A JP S6033733 A JPS6033733 A JP S6033733A
- Authority
- JP
- Japan
- Prior art keywords
- output
- timer
- high level
- level
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000003111 delayed effect Effects 0.000 claims abstract description 11
- 102100038026 DNA fragmentation factor subunit alpha Human genes 0.000 abstract description 4
- 101000950906 Homo sapiens DNA fragmentation factor subunit alpha Proteins 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 2
- 208000018583 New-onset refractory status epilepticus Diseases 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000004069 differentiation Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＤタイプフリップフロップを用いたノくルス遅
延回路に関するものである。
延回路に関するものである。
第１図は従来のこのようなパルス遅延回路を示すフロッ
ク因である。同図において、１はＤタイプフリップフロ
ップ回路（以下ＤＦＦ と略す）、２は微分回路、３は
遅延時間を決定する時間計数回路（以下、タイマーと略
す）である。
ク因である。同図において、１はＤタイプフリップフロ
ップ回路（以下ＤＦＦ と略す）、２は微分回路、３は
遅延時間を決定する時間計数回路（以下、タイマーと略
す）である。
同図における微分回路はアナログ微分回路、ディジタル
微分回路の２種に大別される。アナログ微分回路を用い
る場合、一般的には容量、抵抗から成るＣＲ微分回路を
採用するが、この方式では電源電圧や周囲温度等の髪化
により安定動作を行なわない場合がある。−力、ディジ
クル微分回路を用いるときは数個の７リツプ７０フグを
主とする多くの回路を必要とするという欠点が６つた。
微分回路の２種に大別される。アナログ微分回路を用い
る場合、一般的には容量、抵抗から成るＣＲ微分回路を
採用するが、この方式では電源電圧や周囲温度等の髪化
により安定動作を行なわない場合がある。−力、ディジ
クル微分回路を用いるときは数個の７リツプ７０フグを
主とする多くの回路を必要とするという欠点が６つた。
本発明の目的は以上のような欠点を解決し簡単な回路で
安定に動作するパルス遅延回路を提供することにある。
安定に動作するパルス遅延回路を提供することにある。
本発明のパルス遅延回路は２値の被遅延信月をデータ入
力とするＤタイプンリップフＯｙプ回路と、前記Ｄタイ
プフリップフロップの非反転出力および前記被遅延信号
を入力とする排他的論理回路と、前記排他的論理回路の
出力が一方のレベルの量計数した後に一方のレベルとな
る出力を前記タイプフリップフロップ回路のクロック入
力とする時間計数回路とを有する。
力とするＤタイプンリップフＯｙプ回路と、前記Ｄタイ
プフリップフロップの非反転出力および前記被遅延信号
を入力とする排他的論理回路と、前記排他的論理回路の
出力が一方のレベルの量計数した後に一方のレベルとな
る出力を前記タイプフリップフロップ回路のクロック入
力とする時間計数回路とを有する。
以下、本発明の一実施例を第２図によシ所明する。ＤＦ
ＦＩ のデータ入力は被遅延信郵・に、クロック入力は
タイマーの出力と接続される。なお本例ではＤ Ｆ Ｆ
の出力σ、クロック入力の立上シ時に変化するものとす
る。ｔた排他的論理和回路（以下ＥｘＯＲと略す）４Ｖ
ｉ被遅列個号と前記ＤＦＦ１の非反転出力（以下Ｑ出力
と略す）とが入力され、その出力がハイレベルのとき、
タイマー３はカウントを行ない、ロウレベルの時はタイ
マー３はカウントを停止、１−１初期状態に戻る（以下
、この動作をリセットと記す）。
ＦＩ のデータ入力は被遅延信郵・に、クロック入力は
タイマーの出力と接続される。なお本例ではＤ Ｆ Ｆ
の出力σ、クロック入力の立上シ時に変化するものとす
る。ｔた排他的論理和回路（以下ＥｘＯＲと略す）４Ｖ
ｉ被遅列個号と前記ＤＦＦ１の非反転出力（以下Ｑ出力
と略す）とが入力され、その出力がハイレベルのとき、
タイマー３はカウントを行ない、ロウレベルの時はタイ
マー３はカウントを停止、１−１初期状態に戻る（以下
、この動作をリセットと記す）。
第３図に示すように、被遅延信号Ａが入力されたジ′１
合、ネ皮適１重イ１号がロウレベルからハイレベルに変
化すると、ｇＸＯＲ出力Ｂｉロウレベルからハイレベル
になり、夕１７−３がカウントを開始する。タイマー３
がカウントを開始してから設定したカウント数に達した
時（この時間をＴＭ待時間定める）、タイマー出力Ｃが
ハイレベルとなってＤＦＦ １のＱ出力りがハイレベル
に変化し、ＥＸＯＲ４の出力はロウレベルに反転してタ
イマー３がリセットされる。その後、被遅延４８号Ａが
ロウレベルに変化すると、ｎＸ０Ｒ４の出力ね、ハイレ
ベルとなシ、前記と同様にＴＭ時間後にタイマー３の出
力がハイレベルとな、９、ＤＦＦＩの出力はロウレベル
に変化し、ＥＸＯＲ４の出力はロウレベルに反転しタイ
マー３はリセットされる。
合、ネ皮適１重イ１号がロウレベルからハイレベルに変
化すると、ｇＸＯＲ出力Ｂｉロウレベルからハイレベル
になり、夕１７−３がカウントを開始する。タイマー３
がカウントを開始してから設定したカウント数に達した
時（この時間をＴＭ待時間定める）、タイマー出力Ｃが
ハイレベルとなってＤＦＦ １のＱ出力りがハイレベル
に変化し、ＥＸＯＲ４の出力はロウレベルに反転してタ
イマー３がリセットされる。その後、被遅延４８号Ａが
ロウレベルに変化すると、ｎＸ０Ｒ４の出力ね、ハイレ
ベルとなシ、前記と同様にＴＭ時間後にタイマー３の出
力がハイレベルとな、９、ＤＦＦＩの出力はロウレベル
に変化し、ＥＸＯＲ４の出力はロウレベルに反転しタイ
マー３はリセットされる。
なお例えばＤＦＦ の変化がクロック入力の立下シであ
る場合、タイマー動作においてＨＸＯＲ出力が、ロウレ
ベルの時にカウントを行ない、ハイレベルの時にリセッ
トを行う場合等の変更も可能である。
る場合、タイマー動作においてＨＸＯＲ出力が、ロウレ
ベルの時にカウントを行ない、ハイレベルの時にリセッ
トを行う場合等の変更も可能である。
以上のｉ弁明で判るように本発明のパルス遅延回路によ
れば少ない回路構成でし、かも安定に被遅延信号に対し
一定時間分遅延した信号をとり出す事ができる。
れば少ない回路構成でし、かも安定に被遅延信号に対し
一定時間分遅延した信号をとり出す事ができる。
第１図は従来のパルス遅延回路のブロック図、第２図は
本発明のパルス遅延回路の一実施例を示すブロック図、
第３図は第２図のパルス遅延回路における動作を示すタ
イムチャートでめる。 １・・・・・・Ｄタイプフリップフロップ回路、２・・
・・・・微分回路、３・・・・・・時間計数回路、４・
・・・・・排他的論理和回路。 第１閃 、Ｆ７２圀
本発明のパルス遅延回路の一実施例を示すブロック図、
第３図は第２図のパルス遅延回路における動作を示すタ
イムチャートでめる。 １・・・・・・Ｄタイプフリップフロップ回路、２・・
・・・・微分回路、３・・・・・・時間計数回路、４・
・・・・・排他的論理和回路。 第１閃 、Ｆ７２圀
Claims (1)
- ２値の被遅延信号をデータ入力とするＤタイプフリップ
フリツブ回路と、前記Ｄタイプフリップフロップの非反
転出力寂よび前記被遅延信号を入力とする排他的論理回
路と、前記排他的論理回路の出力が一方のレベルの量計
数した後に一方のレベルとなる出力を１記りタイプフリ
ップフロップ回路のクロック入力とする時間計ｌ数回路
とを有するパルス遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58143386A JPS6033733A (ja) | 1983-08-05 | 1983-08-05 | パルス遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58143386A JPS6033733A (ja) | 1983-08-05 | 1983-08-05 | パルス遅延回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6033733A true JPS6033733A (ja) | 1985-02-21 |
Family
ID=15337562
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58143386A Pending JPS6033733A (ja) | 1983-08-05 | 1983-08-05 | パルス遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6033733A (ja) |
-
1983
- 1983-08-05 JP JP58143386A patent/JPS6033733A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS57173230A (en) | Phase synchronizing circuit | |
| JPH03136513A (ja) | クロック信号の前縁および後縁の両方でデータをサンプルできるｂ型フリップフロップにｄ型フリップフロップを変換する装置 | |
| JPS6033733A (ja) | パルス遅延回路 | |
| JPS5811340U (ja) | 任意周波数発生装置 | |
| US4728816A (en) | Error and calibration pulse generator | |
| JPH05276022A (ja) | トリガ信号発生回路 | |
| US4164712A (en) | Continuous counting system | |
| JPS59156018A (ja) | パルス遅延回路 | |
| JP2822680B2 (ja) | 信号検出回路 | |
| JP2748401B2 (ja) | 誤りパルス計数回路 | |
| JPH06188872A (ja) | 同期保護回路 | |
| JPS57106286A (en) | Reproducer for picture data signal | |
| JP2530025Y2 (ja) | 垂直同期信号分離回路 | |
| JPS6144415B2 (ja) | ||
| JPH01284014A (ja) | パルス整形回路 | |
| JPS60249417A (ja) | ゲ−ト信号遅延回路 | |
| JPH04264290A (ja) | クロック回路 | |
| SU591956A1 (ru) | Элемент пам ти | |
| JPS6076808A (ja) | クロツク整形回路 | |
| JPH07106955A (ja) | ３進カウンタ | |
| JPH05143199A (ja) | リセツト回路 | |
| JPS55120221A (en) | Phase difference detection circuit of digital circuit | |
| JPH04255110A (ja) | 半導体集積回路 | |
| JPH0410808A (ja) | ディジタルモノマルチ回路 | |
| JPS5979629A (ja) | モノマルチ回路 |