JPS6034052A - モノリシック半導体装置 - Google Patents
モノリシック半導体装置Info
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- JPS6034052A JPS6034052A JP58143366A JP14336683A JPS6034052A JP S6034052 A JPS6034052 A JP S6034052A JP 58143366 A JP58143366 A JP 58143366A JP 14336683 A JP14336683 A JP 14336683A JP S6034052 A JPS6034052 A JP S6034052A
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- JP
- Japan
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- semiconductor device
- monolithic semiconductor
- switches
- capacitances
- manufacture
- Prior art date
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- Pending
Links
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- 239000003990 capacitor Substances 0.000 claims description 7
- 238000004519 manufacturing process Methods 0.000 abstract description 5
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- 239000004020 conductor Substances 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/131—Digitally controlled
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/00019—Variable delay
- H03K2005/00058—Variable delay controlled by a digital setting
- H03K2005/00065—Variable delay controlled by a digital setting by current control, e.g. by parallel current control transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/00019—Variable delay
- H03K2005/00058—Variable delay controlled by a digital setting
- H03K2005/00071—Variable delay controlled by a digital setting by adding capacitance as a load
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明に、フォトマスクプログラマブル抵抗および容量
を内蔵することにより、周辺回路との整合性ヲ高め、か
つ信号の遅延全可能としたモノリシック半導体装置に関
する。
を内蔵することにより、周辺回路との整合性ヲ高め、か
つ信号の遅延全可能としたモノリシック半導体装置に関
する。
従来、モノリシック半導体装置としては、第１図（ａ）
、 （ｂＪ、 （Ｃ）の回路図に示すＬ９な回路があっ
た（すなわち、第１図（ａ）の、ｃ′）に、接地さゎた
固定抵抗１ｔ＝ＦＥＴ２のリースｒｃ陵続し、この陸続
点から出力端子３に啜続さｈる場合、固定抵抗値の抵抗
が非選択的に内蔵される。第１図（ｂ）の場合に、抵抗
を内蔵せずｒｃＦＥＴ２のリースから出力端子３に直吸
阪続され、第１図（Ｃ）の場合は固定抵抗値の抵抗５全
選択スイッチ４Ｖｃよジ選択的に内蔵したものである。
、 （ｂＪ、 （Ｃ）の回路図に示すＬ９な回路があっ
た（すなわち、第１図（ａ）の、ｃ′）に、接地さゎた
固定抵抗１ｔ＝ＦＥＴ２のリースｒｃ陵続し、この陸続
点から出力端子３に啜続さｈる場合、固定抵抗値の抵抗
が非選択的に内蔵される。第１図（ｂ）の場合に、抵抗
を内蔵せずｒｃＦＥＴ２のリースから出力端子３に直吸
阪続され、第１図（Ｃ）の場合は固定抵抗値の抵抗５全
選択スイッチ４Ｖｃよジ選択的に内蔵したものである。
このようなモノリシック半導体装置と外部の回路と全陸
続する場合、とくに情報処理装置（マイクロコンピュー
タ）などと周辺回路と陸続するような場合、固定抵抗値
の抵抗だけでは整合性が不光分で、この整合性をよくす
るためこの半導体装置の外部に抵抗など全追加啜続する
ことが多くあ′るという欠点があった。
続する場合、とくに情報処理装置（マイクロコンピュー
タ）などと周辺回路と陸続するような場合、固定抵抗値
の抵抗だけでは整合性が不光分で、この整合性をよくす
るためこの半導体装置の外部に抵抗など全追加啜続する
ことが多くあ′るという欠点があった。
本発明の目的に、このような欠点？除去し、フォトプロ
グラマブルな抵抗あるいにコンデンサを複数設けること
により、抵抗値を選択的に可変できまた信号の遅延調整
も可能としたモノリシック半導体装置を提供することに
ある。
グラマブルな抵抗あるいにコンデンサを複数設けること
により、抵抗値を選択的に可変できまた信号の遅延調整
も可能としたモノリシック半導体装置を提供することに
ある。
本発明のモノリフツク半導体装置の検収に、フォトマス
クプログラマブルＲ（ＪＭと同様なフォトマスクＦ（ニ
ジ複数の素子から１つ全選択できる抵抗あるいにコンデ
ンサを内蔵することを特徴とする０ 以下図面にエフ本発明の詳細な説明する。
クプログラマブルＲ（ＪＭと同様なフォトマスクＦ（ニ
ジ複数の素子から１つ全選択できる抵抗あるいにコンデ
ンサを内蔵することを特徴とする０ 以下図面にエフ本発明の詳細な説明する。
第２図（ａｌ、 Ｉｂ）ば本発明の第１および第２の実
施例の回路図である。第２図ｔａ＋の実施例でば、モノ
リシック半導体装置の周辺回路との整合性を保つように
、このモノリシック半導体装置のＦＥ ’１’ ２のソ
ース范陸続された内蔵抵抗８から４個の中間端子音引き
出し、このモノリシック手導体装置ヲ幾造する時にフォ
トマスクプログラマブル）ＬＯＭと同様なフォトマスク
ＶＣｊす、抵抗値選択スイッチ９〜１２のうちいずれか
を選定して希望する抵抗値？得るよう厄したものである
。第２図（ｂｌの実施例では、モノリシック半導体装置
内の論理ゲート１３．１４間の信号線と陸地電位間に容
量値選択スイッチ１８〜２０とコンチン′＋ｊ１５〜１
７’ｌＨ各々直列に接続し、それらを並列に接続してい
る。
施例の回路図である。第２図ｔａ＋の実施例でば、モノ
リシック半導体装置の周辺回路との整合性を保つように
、このモノリシック半導体装置のＦＥ ’１’ ２のソ
ース范陸続された内蔵抵抗８から４個の中間端子音引き
出し、このモノリシック手導体装置ヲ幾造する時にフォ
トマスクプログラマブル）ＬＯＭと同様なフォトマスク
ＶＣｊす、抵抗値選択スイッチ９〜１２のうちいずれか
を選定して希望する抵抗値？得るよう厄したものである
。第２図（ｂｌの実施例では、モノリシック半導体装置
内の論理ゲート１３．１４間の信号線と陸地電位間に容
量値選択スイッチ１８〜２０とコンチン′＋ｊ１５〜１
７’ｌＨ各々直列に接続し、それらを並列に接続してい
る。
ここでコンデンサ１５〜１７の個々の容量値ｋＫ化させ
ておくか、容量選択スイッチ１８〜２０のうちのいくつ
か全モノリシック半導体装置の製造時にフォトマスクに
より選定して、単−又に並列にコンデンサ金円いること
くよって希望する容量の回路を得るよう（したものであ
るＯこのこと（エフ論理ゲー）１３，１４間の信号線に
所望の信号遅延量を得ることができる０ 本発明ｒＣ工六ば、モノリシック半導体装置の使用者が
要求した抵抗値あるい汀容量値を選択することが可能と
なるのでモノリシック半導体装置と周辺回路との整合性
ヲ保つことが出来、個別部品を追加することが不要とな
るＯまた、モノリシック半導体装置の製造者が抵抗値、
容量値ケ選定することができるので、製造時の素子のば
らつき４補正することが可能となり、歩留Ｖ？大幅に同
上することが可能となる。
ておくか、容量選択スイッチ１８〜２０のうちのいくつ
か全モノリシック半導体装置の製造時にフォトマスクに
より選定して、単−又に並列にコンデンサ金円いること
くよって希望する容量の回路を得るよう（したものであ
るＯこのこと（エフ論理ゲー）１３，１４間の信号線に
所望の信号遅延量を得ることができる０ 本発明ｒＣ工六ば、モノリシック半導体装置の使用者が
要求した抵抗値あるい汀容量値を選択することが可能と
なるのでモノリシック半導体装置と周辺回路との整合性
ヲ保つことが出来、個別部品を追加することが不要とな
るＯまた、モノリシック半導体装置の製造者が抵抗値、
容量値ケ選定することができるので、製造時の素子のば
らつき４補正することが可能となり、歩留Ｖ？大幅に同
上することが可能となる。
第１図（ａｔ、 （ｂ）、 （ｃｌｕ従来におけるモノ
リシック半導体装置の各種の部分回路図、第２図（ａｌ
、 （ｂｌに本発明の第１および第２の実施例の部分回
路図である。図において １、 ５・・・固定抵抗、２・・・ＦＥＴ、３−・・出
方端子４・・・固定抵抗選択スイッチ、８・−・中間端
子つき抵抗、９． Ｌｏ、 １１．１２・・・抵抗値選
択スイッチ、１３゜１４・・・論理ゲート、ｉｓ、 １
６． ｔ’ｙ−・−コンデンサ、１８．１９．２０・・
・容量値選択スイッチである。 （ａ、） （＆） （Ｑ） 第１図 （ｉ） 箒ン 第２図
リシック半導体装置の各種の部分回路図、第２図（ａｌ
、 （ｂｌに本発明の第１および第２の実施例の部分回
路図である。図において １、 ５・・・固定抵抗、２・・・ＦＥＴ、３−・・出
方端子４・・・固定抵抗選択スイッチ、８・−・中間端
子つき抵抗、９． Ｌｏ、 １１．１２・・・抵抗値選
択スイッチ、１３゜１４・・・論理ゲート、ｉｓ、 １
６． ｔ’ｙ−・−コンデンサ、１８．１９．２０・・
・容量値選択スイッチである。 （ａ、） （＆） （Ｑ） 第１図 （ｉ） 箒ン 第２図
Claims (1)
- フォトマスクプログラマブルＲＯＭと同様なフォトマス
クにより複数の素子から１つを選択できる抵抗あるいに
コンデンサを内蔵することを特徴とするモノリシック半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58143366A JPS6034052A (ja) | 1983-08-05 | 1983-08-05 | モノリシック半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58143366A JPS6034052A (ja) | 1983-08-05 | 1983-08-05 | モノリシック半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6034052A true JPS6034052A (ja) | 1985-02-21 |
Family
ID=15337108
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58143366A Pending JPS6034052A (ja) | 1983-08-05 | 1983-08-05 | モノリシック半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6034052A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5193412A (en) * | 1990-06-23 | 1993-03-16 | Toyoda Gosei Co., Ltd. | Steering wheel |
| US9657764B2 (en) | 2008-07-28 | 2017-05-23 | Robert Bosch Gmbh | Fastening device and method for fastening an element in a keyhole-shaped cutout in a wall |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49122675A (ja) * | 1973-03-26 | 1974-11-22 | ||
| JPS553605A (en) * | 1978-06-21 | 1980-01-11 | Pioneer Electronic Corp | Packaging method of resistance element for integrated circuit |
-
1983
- 1983-08-05 JP JP58143366A patent/JPS6034052A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49122675A (ja) * | 1973-03-26 | 1974-11-22 | ||
| JPS553605A (en) * | 1978-06-21 | 1980-01-11 | Pioneer Electronic Corp | Packaging method of resistance element for integrated circuit |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5193412A (en) * | 1990-06-23 | 1993-03-16 | Toyoda Gosei Co., Ltd. | Steering wheel |
| US9657764B2 (en) | 2008-07-28 | 2017-05-23 | Robert Bosch Gmbh | Fastening device and method for fastening an element in a keyhole-shaped cutout in a wall |
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