JPH0215386Y2 - - Google Patents
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- JPH0215386Y2 JPH0215386Y2 JP4266384U JP4266384U JPH0215386Y2 JP H0215386 Y2 JPH0215386 Y2 JP H0215386Y2 JP 4266384 U JP4266384 U JP 4266384U JP 4266384 U JP4266384 U JP 4266384U JP H0215386 Y2 JPH0215386 Y2 JP H0215386Y2
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- JP
- Japan
- Prior art keywords
- volume
- output
- circuit
- switches
- fader
- Prior art date
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- 238000010586 diagram Methods 0.000 description 11
- 230000002238 attenuated effect Effects 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 5
- 230000002093 peripheral effect Effects 0.000 description 2
- 238000013016 damping Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
Landscapes
- Attenuators (AREA)
- Control Of Amplification And Gain Control (AREA)
Description
【考案の詳細な説明】
〔考案の技術分野〕
本考案はラウドネスコントロール回路および電
子フエーダ回路とに共用できる電子ボリユームに
関し、さらに詳言すれば同一チツプ内にボリユー
ム本体と２つのマルチプレクサとを独立して形成
した電子ボリユームに関する。
子フエーダ回路とに共用できる電子ボリユームに
関し、さらに詳言すれば同一チツプ内にボリユー
ム本体と２つのマルチプレクサとを独立して形成
した電子ボリユームに関する。
従来のラウドネスコントロール回路はたとえば
第１図に示す如く構成されていた。第１図におい
て１は10dBステツプで働くボリユーム本体であ
り、直列接続された分圧抵抗１０−1，…１０−o
と、一端が夫々分圧抵抗１０−1，…１０−oの一
端に接続され、かつ他端が共通に接続された電子
式スイツチ手段１１−1，…１１−oからなつてい
る。２は1dBまたは2dBステツプで働くボリユー
ム本体でありボリユーム本体１と同様に直列接続
された分圧抵抗１２−1，…１２−oと、一端が
夫々分圧抵抗１２−1，…１２−oの一端に接続さ
れ、かつ他端が共通に接続された電子式スイツチ
手段１３−1，…１３−oとからなつている。３は
ボリユーム本体１からの出力を入力とし、出力を
ボリユーム本体２に供給するとともにボリユーム
本体１および２のマツチングを行なうバツフア増
幅器である。４はボリユーム本体１のタツプに共
通端子が接続された２チヤンネルマルチプレクサ
であり、５はラウドネス用の外付コンデンサを、
６はラウドネス用の抵抗を示している。なお７は
電子ボリユームを示している。
第１図に示す如く構成されていた。第１図におい
て１は10dBステツプで働くボリユーム本体であ
り、直列接続された分圧抵抗１０−1，…１０−o
と、一端が夫々分圧抵抗１０−1，…１０−oの一
端に接続され、かつ他端が共通に接続された電子
式スイツチ手段１１−1，…１１−oからなつてい
る。２は1dBまたは2dBステツプで働くボリユー
ム本体でありボリユーム本体１と同様に直列接続
された分圧抵抗１２−1，…１２−oと、一端が
夫々分圧抵抗１２−1，…１２−oの一端に接続さ
れ、かつ他端が共通に接続された電子式スイツチ
手段１３−1，…１３−oとからなつている。３は
ボリユーム本体１からの出力を入力とし、出力を
ボリユーム本体２に供給するとともにボリユーム
本体１および２のマツチングを行なうバツフア増
幅器である。４はボリユーム本体１のタツプに共
通端子が接続された２チヤンネルマルチプレクサ
であり、５はラウドネス用の外付コンデンサを、
６はラウドネス用の抵抗を示している。なお７は
電子ボリユームを示している。
入力端子INに供給された信号は入力端子INを
介してボリユーム本体１に印加するとともに、マ
ルチプレクサ４の一方の等価接点４−2と入力端
子INとの間に接続したコンデンサ５−1、マルチ
プレクサ４の等価接点４−1と４−2との間に接続
したコンデンサ５−2および抵抗６との直列回路
にも印加する。ボリユーム本体１の出力はバツフ
ア増幅器３を介してボリユーム本体２に印加し、
ボリユーム本体２の出力を出力端子CUTに導出
するように構成してある。
介してボリユーム本体１に印加するとともに、マ
ルチプレクサ４の一方の等価接点４−2と入力端
子INとの間に接続したコンデンサ５−1、マルチ
プレクサ４の等価接点４−1と４−2との間に接続
したコンデンサ５−2および抵抗６との直列回路
にも印加する。ボリユーム本体１の出力はバツフ
ア増幅器３を介してボリユーム本体２に印加し、
ボリユーム本体２の出力を出力端子CUTに導出
するように構成してある。
上記の如く構成された従来のラウドネスコント
ロール回路において、２チヤンネルマルチプレク
サ４の等価接点４−1がオフ、等価接点４−2がオ
ン状態のときにはラウドネスコントロールが行な
われ、高域周波数では高域ブースト特性を示し、
低域周波数では低域ブースト特性を示す。また等
価接点４−1，４−2が並の状態に制御されている
ときはラウドネスコントロールは行なわれず平坦
な周波数特性を示す。
ロール回路において、２チヤンネルマルチプレク
サ４の等価接点４−1がオフ、等価接点４−2がオ
ン状態のときにはラウドネスコントロールが行な
われ、高域周波数では高域ブースト特性を示し、
低域周波数では低域ブースト特性を示す。また等
価接点４−1，４−2が並の状態に制御されている
ときはラウドネスコントロールは行なわれず平坦
な周波数特性を示す。
また一方、オーデイオ入力信号に対して１チヤ
ンネル当り２つの出力端子を有し、その２つの出
力端子からの出力信号の平衡を変えるフエーダ回
路は、第２図ａに示す如くボリユーム本体１と同
様に構成したボリユーム８を接続し、かつ出力端
子は抵抗を介して入力端子に接続して構成されて
いる。また２つの夫々の出力端子とアースとの間
に可変抵抗を接続して構成してもよく、この場合
は第２図ｂに示す如く第１図に示した電子ボリユ
ーム７と、電子ボリユーム７と同様に構成した電
子ボリユーム７′とを入力端子に接続して構成す
ることができる。なおこの場合、端子ＡとＢとは
短絡してある。そこでボリユーム８、電子ボリユ
ーム７，７Ａの電子式スイツチ手段１１−1，…
１１−o、１３−1，…１３−oを制御することよ
り２つの出力端子からの出力の平衡が変化させら
れる。
ンネル当り２つの出力端子を有し、その２つの出
力端子からの出力信号の平衡を変えるフエーダ回
路は、第２図ａに示す如くボリユーム本体１と同
様に構成したボリユーム８を接続し、かつ出力端
子は抵抗を介して入力端子に接続して構成されて
いる。また２つの夫々の出力端子とアースとの間
に可変抵抗を接続して構成してもよく、この場合
は第２図ｂに示す如く第１図に示した電子ボリユ
ーム７と、電子ボリユーム７と同様に構成した電
子ボリユーム７′とを入力端子に接続して構成す
ることができる。なおこの場合、端子ＡとＢとは
短絡してある。そこでボリユーム８、電子ボリユ
ーム７，７Ａの電子式スイツチ手段１１−1，…
１１−o、１３−1，…１３−oを制御することよ
り２つの出力端子からの出力の平衡が変化させら
れる。
しかるに上記したラウドネス回路およびフエー
ダ回路において、主たる構成要素はほぼ同一であ
るにもかかわらず、各々独立して構成し各々の用
途にしか使用できない欠点があつた。また、集積
回路化する場合においても、マスクパターンが２
種類必要となる欠点があつた。またボリユーム本
体のみを集積回路化した場合、マルチプレクサを
外付にせねばならないため周辺回路が増加し、集
積回路化の意味が無くなる欠点があつた。
ダ回路において、主たる構成要素はほぼ同一であ
るにもかかわらず、各々独立して構成し各々の用
途にしか使用できない欠点があつた。また、集積
回路化する場合においても、マスクパターンが２
種類必要となる欠点があつた。またボリユーム本
体のみを集積回路化した場合、マルチプレクサを
外付にせねばならないため周辺回路が増加し、集
積回路化の意味が無くなる欠点があつた。
本考案は上記にかんがみなされたもので、上記
の欠点を解消し、ラウドネス回路とフエーダ回路
とを同一の集積回路で構成することのできる電子
ボリユームを提供することを目的とする。
の欠点を解消し、ラウドネス回路とフエーダ回路
とを同一の集積回路で構成することのできる電子
ボリユームを提供することを目的とする。
第３図は本考案の一実施例の構成を示す回路図
であり、第４図は本考案の一実施例におけるマル
チプレクサの詳細を示す回路図である。
であり、第４図は本考案の一実施例におけるマル
チプレクサの詳細を示す回路図である。
本考案の一実施例においてはボリユーム本体
１、ボリユーム本体２および抵抗６を集積化して
構成してあり、ボリユーム本体１の一部を構成す
る分圧抵抗の一端、ボリユーム本体２の一部を構
成する伏圧抵抗の一端、抵抗６の一端、ボリユー
ム本体１の一部を構成する電子式スイツチの共通
接続点、ボリユーム本体１のタツプおよびボリユ
ーム本体２の一部を構成する電子式スイツチの共
通端子はそれぞれ外部との接続端子ａ〜ｆに各別
に接続してある。また、ボリユーム本体１，２お
よび抵抗６の他端は共通に接続のうえ外部との接
続端子ｋに接続してある。
１、ボリユーム本体２および抵抗６を集積化して
構成してあり、ボリユーム本体１の一部を構成す
る分圧抵抗の一端、ボリユーム本体２の一部を構
成する伏圧抵抗の一端、抵抗６の一端、ボリユー
ム本体１の一部を構成する電子式スイツチの共通
接続点、ボリユーム本体１のタツプおよびボリユ
ーム本体２の一部を構成する電子式スイツチの共
通端子はそれぞれ外部との接続端子ａ〜ｆに各別
に接続してある。また、ボリユーム本体１，２お
よび抵抗６の他端は共通に接続のうえ外部との接
続端子ｋに接続してある。
また、さらに２チヤンネルのマルチプレクサが
第４図に示す如くアナログスイツチ４−1〜４−4
で構成してある。このアナログスイツチ４−1〜
４−4およびアナログスイツチを駆動するための
インバータ４−5が集積化して構成してあり、ア
ナログスイツチ４−2の入力端とアナログスイツ
チ４−3の入力端とは共通に外部との接続端子ｇ
に、アナログスイツチ４−1の入力端とアナログ
スイツチ４−4の入力端とは共通に外部との接続
端子ｈに、アナログスイツチ４−1の出力端とア
ナログスイツチ４−2の出力端とは共通に外部と
の接続端子ｉに、アナログスイツチ４−3の出力
端とアナログスイツチ４−4の出力端とは共通に
外部との接続端子ｉにそれぞれ接続してあり、ア
ナログスイツチ４−1〜４−4を制御する制御信号
はアナログスイツチ４−1および４−3に直接供給
してあり、アナログスイツチ４−2および４−4に
はインバータ４−5で制御信号を反転して供給し
てある。なおｌは制御信号が供給される制御信号
端子である。
第４図に示す如くアナログスイツチ４−1〜４−4
で構成してある。このアナログスイツチ４−1〜
４−4およびアナログスイツチを駆動するための
インバータ４−5が集積化して構成してあり、ア
ナログスイツチ４−2の入力端とアナログスイツ
チ４−3の入力端とは共通に外部との接続端子ｇ
に、アナログスイツチ４−1の入力端とアナログ
スイツチ４−4の入力端とは共通に外部との接続
端子ｈに、アナログスイツチ４−1の出力端とア
ナログスイツチ４−2の出力端とは共通に外部と
の接続端子ｉに、アナログスイツチ４−3の出力
端とアナログスイツチ４−4の出力端とは共通に
外部との接続端子ｉにそれぞれ接続してあり、ア
ナログスイツチ４−1〜４−4を制御する制御信号
はアナログスイツチ４−1および４−3に直接供給
してあり、アナログスイツチ４−2および４−4に
はインバータ４−5で制御信号を反転して供給し
てある。なおｌは制御信号が供給される制御信号
端子である。
以上の如く構成された本考案の一実施例におい
て、第５図ａに示す如く入力端子に供給された信
号は接続端子ｃに供給するとともにコンデンサ５
−1を介して接続端子ｇに供給する。接続端子ｉ
からの出力を接続端子ｂに供給する。接続端子ａ
とｂとの間にコンデンサ５−2、接続端子ｄとｅ
との間にはバツフア増幅器３が接続してある。
て、第５図ａに示す如く入力端子に供給された信
号は接続端子ｃに供給するとともにコンデンサ５
−1を介して接続端子ｇに供給する。接続端子ｉ
からの出力を接続端子ｂに供給する。接続端子ａ
とｂとの間にコンデンサ５−2、接続端子ｄとｅ
との間にはバツフア増幅器３が接続してある。
第５図ａに示す接続の回路と第１図との回路と
を比較すれば明らかな如く、第５図ａは第１図と
同一のラウドネス回路を構成している。
を比較すれば明らかな如く、第５図ａは第１図と
同一のラウドネス回路を構成している。
つぎに第５図ｂに示す如く、入力端子に供給さ
れた信号は接続端子ｃおよびｇに供給し、接続端
子ａとｂとを接続し、接続端子ｆとｈとを接続し
てある。なおバツフア増幅器３は接続端子ｄとｅ
との間に接続してあり、接続端子ｉおよびｊはそ
れぞれ出力端子として出力を供給する。
れた信号は接続端子ｃおよびｇに供給し、接続端
子ａとｂとを接続し、接続端子ｆとｈとを接続し
てある。なおバツフア増幅器３は接続端子ｄとｅ
との間に接続してあり、接続端子ｉおよびｊはそ
れぞれ出力端子として出力を供給する。
一方、フエーダ回路では２つの出力がそれぞれ
独立に制御されるが、両方共に減衰出力となる状
態が必要でないという状況にかんがみ、減衰動作
前の信号と減衰動作後の信号を取り出しこの２つ
の信号を２つの出力端子に選択的に出力するよう
にした回路を、出願人は既に提案しており、この
回路は第６図に示す如くである。入力信号はボリ
ユーム本体１、スイツチ９−2および９′−1に供
給してある。ボリユーム本体１の出力はバツフア
増幅器３を介してボリユーム本体２に供給し、ボ
リユーム本体２の出力はスイツチ９−1および
９′−2に供給してあり、スイツチ９−1および９
−2の出力は出力Ａとし、スイツチ９′−1および
９′−2の出力は出力Ｂとしてある。
独立に制御されるが、両方共に減衰出力となる状
態が必要でないという状況にかんがみ、減衰動作
前の信号と減衰動作後の信号を取り出しこの２つ
の信号を２つの出力端子に選択的に出力するよう
にした回路を、出願人は既に提案しており、この
回路は第６図に示す如くである。入力信号はボリ
ユーム本体１、スイツチ９−2および９′−1に供
給してある。ボリユーム本体１の出力はバツフア
増幅器３を介してボリユーム本体２に供給し、ボ
リユーム本体２の出力はスイツチ９−1および
９′−2に供給してあり、スイツチ９−1および９
−2の出力は出力Ａとし、スイツチ９′−1および
９′−2の出力は出力Ｂとしてある。
そこで第６図に示したフエーダ回路において、
スイツチ９−1および９′−2がオン状態に、スイ
ツチ９−2および９′−1がオフ状態に制御される
と、入力端子から供給された信号は出力Ａからは
減衰されずそのままのレベルで出力され、出力Ｂ
からはボリユーム本体１および２によつて減衰さ
れたレベルで出力される。また、スイツチ９−1
および９′−2がオフ状態に、スイツチ９−2およ
び９′−1がオン状態に制御されると、入力端子か
ら供給された信号は減衰されずそのまま出力Ｂに
出力され、出力Ｂからは減衰されたレベルで出力
される。この結果、第６図に示すフエーダ回路に
よれば、第７図に示す如き特性を得ることができ
る。第７図において実線は出力Ａを、破線は出力
Ｂを示しており、区間Ｃはスイツチ９−1および
９′−2はオンかつスイツチ９−2および９′−1は
オフ状態であり、区間Ｄはスイツチ９−2および
９′−1はオンかつスイツチ９−1および９′−2は
オフ状態である。
スイツチ９−1および９′−2がオン状態に、スイ
ツチ９−2および９′−1がオフ状態に制御される
と、入力端子から供給された信号は出力Ａからは
減衰されずそのままのレベルで出力され、出力Ｂ
からはボリユーム本体１および２によつて減衰さ
れたレベルで出力される。また、スイツチ９−1
および９′−2がオフ状態に、スイツチ９−2およ
び９′−1がオン状態に制御されると、入力端子か
ら供給された信号は減衰されずそのまま出力Ｂに
出力され、出力Ｂからは減衰されたレベルで出力
される。この結果、第６図に示すフエーダ回路に
よれば、第７図に示す如き特性を得ることができ
る。第７図において実線は出力Ａを、破線は出力
Ｂを示しており、区間Ｃはスイツチ９−1および
９′−2はオンかつスイツチ９−2および９′−1は
オフ状態であり、区間Ｄはスイツチ９−2および
９′−1はオンかつスイツチ９−1および９′−2は
オフ状態である。
フエーダ回路では２つの出力の１つは必ず0dB
出力で、他方が減衰動作の出力であり、両方とも
0dB出力のときを境に特性が入れ換えるか第７図
は正にこのようになつている。
出力で、他方が減衰動作の出力であり、両方とも
0dB出力のときを境に特性が入れ換えるか第７図
は正にこのようになつている。
一方、第５図ｂと第６図とを比較すれば明らか
な如く、第５図ｂの回路は第６図と同一のフエー
ダ回路を構成しており、フエーダ動作が行なわれ
る。
な如く、第５図ｂの回路は第６図と同一のフエー
ダ回路を構成しており、フエーダ動作が行なわれ
る。
以上説明した如く本考案の電子ボリユームによ
れば、２つのボリユーム本体と、２チヤンネルの
マルチプレクサとを独立して同一チツプに集積化
してあるために、ラウドネス回路にもフエーダ回
路にも適用できる。また集積化に当つてマスクパ
ターンなど２種類用意することもなく、外付のマ
ルチプレクサを用いる必要もないため、集積回路
の周辺回路も複雑になることも無い。
れば、２つのボリユーム本体と、２チヤンネルの
マルチプレクサとを独立して同一チツプに集積化
してあるために、ラウドネス回路にもフエーダ回
路にも適用できる。また集積化に当つてマスクパ
ターンなど２種類用意することもなく、外付のマ
ルチプレクサを用いる必要もないため、集積回路
の周辺回路も複雑になることも無い。
第１図は従来のラウドネス回路の構成を示す回
路図、第２図ａおよびｂは従来のフエーダ回路の
構成を示す回路図、第３図は本考案の一実施例の
構成を示す回路図、第４図は本考案の一実施例に
おけるマルチプレクサの構成を示す回路図、第５
図ａは本考案の一実施例により構成したラウドネ
ス回路の回路図であり、第５図ｂは本考案の一実
施例により構成したフエーダ回路の回路図、第６
図は本出願人が提案しているフエーダ回路の回路
図、第７図は第６図のフエーダ回路の特性図であ
る。 １および２……ボリユーム本体、３……バツフ
ア増幅器、４−1〜４−4……アナログスイツチ、
５−1および５−2……コンデンサ。
路図、第２図ａおよびｂは従来のフエーダ回路の
構成を示す回路図、第３図は本考案の一実施例の
構成を示す回路図、第４図は本考案の一実施例に
おけるマルチプレクサの構成を示す回路図、第５
図ａは本考案の一実施例により構成したラウドネ
ス回路の回路図であり、第５図ｂは本考案の一実
施例により構成したフエーダ回路の回路図、第６
図は本出願人が提案しているフエーダ回路の回路
図、第７図は第６図のフエーダ回路の特性図であ
る。 １および２……ボリユーム本体、３……バツフ
ア増幅器、４−1〜４−4……アナログスイツチ、
５−1および５−2……コンデンサ。
Claims (1)
- 複数の抵抗を直列接続した分圧抵抗と、一端が
複数の抵抗の一端に接続され、かつ他端が共通に
接続されたスイツチ手段とからなる第１のおよび
第２のボリユーム本体と、２チヤンネルのマルチ
プレクサを構成するスイツチ手段とを同一のチツ
プ上に集積化してなることを特徴とする電子ボリ
ユーム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4266384U JPS60155221U (ja) | 1984-03-27 | 1984-03-27 | 電子ボリユ−ム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4266384U JPS60155221U (ja) | 1984-03-27 | 1984-03-27 | 電子ボリユ−ム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60155221U JPS60155221U (ja) | 1985-10-16 |
| JPH0215386Y2 true JPH0215386Y2 (ja) | 1990-04-25 |
Family
ID=30553627
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4266384U Granted JPS60155221U (ja) | 1984-03-27 | 1984-03-27 | 電子ボリユ−ム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60155221U (ja) |
-
1984
- 1984-03-27 JP JP4266384U patent/JPS60155221U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60155221U (ja) | 1985-10-16 |
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