JPS6035566A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6035566A JPS6035566A JP59121725A JP12172584A JPS6035566A JP S6035566 A JPS6035566 A JP S6035566A JP 59121725 A JP59121725 A JP 59121725A JP 12172584 A JP12172584 A JP 12172584A JP S6035566 A JPS6035566 A JP S6035566A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- film
- capacitance
- memory cell
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は半導体装置の製造方法に関し、詳しくは配線容
量の小さい半導体ｇｌｉ置の製造方法に関する。
量の小さい半導体ｇｌｉ置の製造方法に関する。
Ｃ発明の背景〕
ＭＯＳ −ＲＡＭとしては、種々の形態のものがあり、
トランジスタの数の最小のものは１トランジスタ形ＭＯ
８−ＲＡＭである。従来の１トランジスタ形ＭＯ３−Ｒ
ＡＭは、第１図に示す様に、スイッチング用の絶縁ゲー
ト型電界効果トランジスタ（以下、ＭＯＳトランジスタ
と略）１と情報を記憶するための容量２よりなるメモリ
・セルを、ＡＱ電極３よりなるワード線と拡散層４より
なるデータ線によって選択するようになっている。ここ
で、５はＳｉ基板、６は素子間分離用の絶縁膜（ＳｉＯ
，等）、７はゲート絶縁膜（Ｓ ｉｏ、 。
トランジスタの数の最小のものは１トランジスタ形ＭＯ
８−ＲＡＭである。従来の１トランジスタ形ＭＯ３−Ｒ
ＡＭは、第１図に示す様に、スイッチング用の絶縁ゲー
ト型電界効果トランジスタ（以下、ＭＯＳトランジスタ
と略）１と情報を記憶するための容量２よりなるメモリ
・セルを、ＡＱ電極３よりなるワード線と拡散層４より
なるデータ線によって選択するようになっている。ここ
で、５はＳｉ基板、６は素子間分離用の絶縁膜（ＳｉＯ
，等）、７はゲート絶縁膜（Ｓ ｉｏ、 。
Ａ Ｉ２．ｏ３． Ｓ ｉ３Ｎ４等）、８は第１層の多
結晶シリコン電極、９は層間絶縁膜（Ｓ ｉ Ｏを等）
、１゜は上記の拡散Ｍ４と共にソースまたはドレインと
なる拡散層、１１は多結晶シリコン電極８に電圧を印加
して生じた反転層、１２は多結晶シリコン電極（ゲー］
−）であり、容ＨＬ２は多結晶シリコン電極８と反転層
１２との間に形成されている。
結晶シリコン電極、９は層間絶縁膜（Ｓ ｉ Ｏを等）
、１゜は上記の拡散Ｍ４と共にソースまたはドレインと
なる拡散層、１１は多結晶シリコン電極８に電圧を印加
して生じた反転層、１２は多結晶シリコン電極（ゲー］
−）であり、容ＨＬ２は多結晶シリコン電極８と反転層
１２との間に形成されている。
上記第１図から４〕かるように、情報を蓄積するための
容量２は単にスイッチングトランジスタ１と同一平面上
に２次元的に配置されているのみのため、メモリセルの
面積が大きくなっている。又、ｌＭＯＳトランジスタ形
ＲＡＭでは、蓄積容量に蓄えられた電荷は読み出し電圧
に比例し、この読み出し電圧は回路的に大きいことが望
ましい。したがって、電荷保持時間を長く回路を安定に
動作させるために、蓄積容量は大きいことが望ましい。
容量２は単にスイッチングトランジスタ１と同一平面上
に２次元的に配置されているのみのため、メモリセルの
面積が大きくなっている。又、ｌＭＯＳトランジスタ形
ＲＡＭでは、蓄積容量に蓄えられた電荷は読み出し電圧
に比例し、この読み出し電圧は回路的に大きいことが望
ましい。したがって、電荷保持時間を長く回路を安定に
動作させるために、蓄積容量は大きいことが望ましい。
しかし蓄積容量を大きくするためには、容量部の面積を
大きくする必要があり、集積度が低下する。
大きくする必要があり、集積度が低下する。
本発明者等は、先に特開昭５３−４４８３号において電
荷を蓄えるコンデンサ部を立体的に積み上げることによ
り、素子の縦方向を積極的に利用して集積密度を上げ、
蓄積容量を増大させる構成のメモリセルを提案した。第
２図は、この積み上げ容態方式のｌＭＯＳトランジスタ
ＲＡＭ （以下ＳＴＣ： ５ｔａｃｋｅｄ Ｃａｐａｃ
ｉｔｏｒ ５ｔｒｕｃｔｕｒｅと略称）の構成を示す断
面図である。第２図に示す様に、絶縁ゲート電界効果型
トランジスタ１のソースまたはドレインとなる拡散層１
０に隣接し、かつ基板５と逆の導電型を形成する領域（
不純物層によって逆導電型領域を形成しても良いが１本
実施例では反転層を利用している）１１上にある第１層
の電極（本実施例においては反転Ｗ１１１を形成するた
めの電圧印加用電極）８の上に、容量を形成するための
層間絶縁膜１４を設ける。次いで、その上に対向電極１
５を設け、その一端が拡散Ｗｆ１０に接続されるように
する。
荷を蓄えるコンデンサ部を立体的に積み上げることによ
り、素子の縦方向を積極的に利用して集積密度を上げ、
蓄積容量を増大させる構成のメモリセルを提案した。第
２図は、この積み上げ容態方式のｌＭＯＳトランジスタ
ＲＡＭ （以下ＳＴＣ： ５ｔａｃｋｅｄ Ｃａｐａｃ
ｉｔｏｒ ５ｔｒｕｃｔｕｒｅと略称）の構成を示す断
面図である。第２図に示す様に、絶縁ゲート電界効果型
トランジスタ１のソースまたはドレインとなる拡散層１
０に隣接し、かつ基板５と逆の導電型を形成する領域（
不純物層によって逆導電型領域を形成しても良いが１本
実施例では反転層を利用している）１１上にある第１層
の電極（本実施例においては反転Ｗ１１１を形成するた
めの電圧印加用電極）８の上に、容量を形成するための
層間絶縁膜１４を設ける。次いで、その上に対向電極１
５を設け、その一端が拡散Ｗｆ１０に接続されるように
する。
その後、従来のものと同様に眉間絶縁膜９およびワード
線となるＡＱ電極３を設ける。
線となるＡＱ電極３を設ける。
このようにすれば、電極８と対向電極１５は層間絶縁膜
１４を介して容量Ｃ！を形成し、その蓄積容量はＣ＋
＋ Ｃｏ ｘ ＋ Ｃｎとなる。なおＣｏには酸化膜７
ｂを介して反転層１１と電極８との間に、ＣＤは空乏層
を介して反転層１１と基板５との間に、それぞれ形成さ
れた容量である。
１４を介して容量Ｃ！を形成し、その蓄積容量はＣ＋
＋ Ｃｏ ｘ ＋ Ｃｎとなる。なおＣｏには酸化膜７
ｂを介して反転層１１と電極８との間に、ＣＤは空乏層
を介して反転層１１と基板５との間に、それぞれ形成さ
れた容量である。
すなわち、メモリ・セルを第２図のように、絶縁膜１４
を介して電極８の上に電極１５を設けた構造にすること
によって、蓄猪容量を従来のＣｏｗ＋ Ｇ ｏに比べて
容量ＣＩだけ大きくすることができる。従って、従来の
メモリ・セルの蓄積容量と同じ値を用いる場合には、メ
モリ・セルの面積を著しく減少させることができる。
を介して電極８の上に電極１５を設けた構造にすること
によって、蓄猪容量を従来のＣｏｗ＋ Ｇ ｏに比べて
容量ＣＩだけ大きくすることができる。従って、従来の
メモリ・セルの蓄積容量と同じ値を用いる場合には、メ
モリ・セルの面積を著しく減少させることができる。
このＳＴＣメモリは、コンデンサ部を素子の上に積み上
げることにより、コンデンサを形成する絶縁膜１４を任
意に選択でき、誘導率の大きなＳｉ、、Ｎ４膜等を用い
ることができるといった利点がある。
げることにより、コンデンサを形成する絶縁膜１４を任
意に選択でき、誘導率の大きなＳｉ、、Ｎ４膜等を用い
ることができるといった利点がある。
しかしながら、このＳＴＣメモリにおいて、蓄積容量を
大きくするために、Ｍ縁膜１４として、薄いＳｉ３Ｎ、
膜を用いる場合、リーク電流等の問題のために、蓄積容
量の増大にも限度がある。さらに、蓄積コンデンサの片
側の電極に接続されている拡散層１０が低濃停基板５に
直接接しているために、放射線も含めた外部雑音による
電荷の流失があり、メモリ誤動作の一因になる。
大きくするために、Ｍ縁膜１４として、薄いＳｉ３Ｎ、
膜を用いる場合、リーク電流等の問題のために、蓄積容
量の増大にも限度がある。さらに、蓄積コンデンサの片
側の電極に接続されている拡散層１０が低濃停基板５に
直接接しているために、放射線も含めた外部雑音による
電荷の流失があり、メモリ誤動作の一因になる。
又、第１図に示されたｌＭＯＳトランジスタ形ＲＡＭの
改良として、特開昭５３−３４４３５号で提案された容
量埋込み形構造のものがある。この容量埋込み形メモリ
は、第３図に示す様に、蓄積容量として、Ｍ緑ゲート電
界効果トランジスタ１のソースまたはドレインとなる拡
散層１３とその下部に設けられた基板５と同一導電形で
高不純物濃の領域１６との間のｐｎ接合を利用するもの
である。
改良として、特開昭５３−３４４３５号で提案された容
量埋込み形構造のものがある。この容量埋込み形メモリ
は、第３図に示す様に、蓄積容量として、Ｍ緑ゲート電
界効果トランジスタ１のソースまたはドレインとなる拡
散層１３とその下部に設けられた基板５と同一導電形で
高不純物濃の領域１６との間のｐｎ接合を利用するもの
である。
この容量埋込み形メモリは、基板中に蓄積容量部を埋込
んだ構成であり、第」図のメモリの蓄積ゲート構成に比
べ、電極８を用いないため、多層配線を必要とせず、小
面積のメモリセルである。
んだ構成であり、第」図のメモリの蓄積ゲート構成に比
べ、電極８を用いないため、多層配線を必要とせず、小
面積のメモリセルである。
しかしながら、この容量埋込み形メモリは、ｐｎ接合の
リーク電流や耐圧の点で、容量増大には限度がある。ま
た、ｐｎ接合のｍ位面積当りの容量は酸化膜等の容量よ
りも小さいため、大きな蓄積容量を得るためには大きな
血清が必要となり、集積度の点で不利である。
リーク電流や耐圧の点で、容量増大には限度がある。ま
た、ｐｎ接合のｍ位面積当りの容量は酸化膜等の容量よ
りも小さいため、大きな蓄積容量を得るためには大きな
血清が必要となり、集積度の点で不利である。
また、従来の半導体メモリは、一般に基板と配線間の容
量が大きく、メモリセルからの信号電圧を低下させる一
因となっていた。
量が大きく、メモリセルからの信号電圧を低下させる一
因となっていた。
本発明はＭＯＳ −ＲＡＭメモリセルの集積密度と蓄積
容量の両者を、従来のＭＯＳ −ＲＡＭメモリセルに比
べ増大させることのできる半導体装置の製造方法を提供
することを目的とする。
容量の両者を、従来のＭＯＳ −ＲＡＭメモリセルに比
べ増大させることのできる半導体装置の製造方法を提供
することを目的とする。
上記目的を達成するため、本発明は、第１の絶縁膜の有
する開花部を第１の導電膜で充填し、さらに上記第１の
導電膜表面の少なくとも一部が露出されるように第２の
絶縁膜を積層して形成した後、第２の導電膜を形成する
ものである。
する開花部を第１の導電膜で充填し、さらに上記第１の
導電膜表面の少なくとも一部が露出されるように第２の
絶縁膜を積層して形成した後、第２の導電膜を形成する
ものである。
以下、本発明を実施例を参照して詳細に説明する。
実施例１
第４図（Ａ）、（Ｂ）は本発明のｌＭＯＳトランジスタ
形メモリセルの第１の実施例を示す断面図、等価回路図
である。
形メモリセルの第１の実施例を示す断面図、等価回路図
である。
第４図のメモリセルにおいせ、蓄積容ｉｃｅは２つの容
量から構成されており、その１つは、誘電率の高いナイ
トライド膜（Ｓｉ、Ｎ、膜）やアルミナ膜（ＡＱ２０３
膜）等の絶縁膜２１を、第１層多結晶シリコン層２２と
第２Ｗｊ多結晶シリコン層２３との間に挾んで形成した
絶縁膜容量Ｃａ Ｉ Ｎであり、もう１つは、ｐ形Ｓｉ
基板２６内に形成されたｎ＋形層２４とｐ００膜２５と
によるｐｎ接合間の空乏層容置ＣＪである。又、第４図
のメモリセルにおいて、アドレスＭＯＳトランジスタ１
は、ソース、ドレインとなるｎ０形層２４．２７と、ゲ
ート絶縁膜２８、第３層多結晶シリコンのゲート電極２
９で構成される。なお、第４図において、２０１はデー
タ線、２０２はワード線、２０３は電極２３に直流バイ
アス電位（正の所定電圧Ｖ ａ ａ又は接地電位ｖ１１
を与えるラインである。
量から構成されており、その１つは、誘電率の高いナイ
トライド膜（Ｓｉ、Ｎ、膜）やアルミナ膜（ＡＱ２０３
膜）等の絶縁膜２１を、第１層多結晶シリコン層２２と
第２Ｗｊ多結晶シリコン層２３との間に挾んで形成した
絶縁膜容量Ｃａ Ｉ Ｎであり、もう１つは、ｐ形Ｓｉ
基板２６内に形成されたｎ＋形層２４とｐ００膜２５と
によるｐｎ接合間の空乏層容置ＣＪである。又、第４図
のメモリセルにおいて、アドレスＭＯＳトランジスタ１
は、ソース、ドレインとなるｎ０形層２４．２７と、ゲ
ート絶縁膜２８、第３層多結晶シリコンのゲート電極２
９で構成される。なお、第４図において、２０１はデー
タ線、２０２はワード線、２０３は電極２３に直流バイ
アス電位（正の所定電圧Ｖ ａ ａ又は接地電位ｖ１１
を与えるラインである。
２つの容量Ｃａ ｌ ＮとＣＪは第４図（Ｂ）のＭＯＳ
・ＲＡＭメモリセルの等価回路にも示されている様に、
アドレスＭＯ８）−ランジスタ１に並列に接続されてお
り、メモリセル全体の？？ｆｆｆ容量ＣａはＣａ ｌ
ＮとＣｊとの和となる。２つの容１ｃａｔ＋＋とＣ。
・ＲＡＭメモリセルの等価回路にも示されている様に、
アドレスＭＯ８）−ランジスタ１に並列に接続されてお
り、メモリセル全体の？？ｆｆｆ容量ＣａはＣａ ｌ
ＮとＣｊとの和となる。２つの容１ｃａｔ＋＋とＣ。
は同一・場所に立体的に形成されているため、小さな面
積で、大きな蓄積容量を得ることができる。
積で、大きな蓄積容量を得ることができる。
さらに？９績容爪の片側のｆｆｌ極２２と接しているｎ
＋拡散層２４は高濃度ｐ形層２５にほぼおおわれている
ため、ｎゝ拡散層と低濃度ｐ形基板２６との間にはポテ
ンシャルバリヤが形成される。従って、放射線等の外部
雑音により電荷がメモリセル部に流入してもポテンシャ
ルバリヤが存在するために蓄積容量部のｎ″″拡散層に
電荷は入ってこす、耐雑音性が増加することになる。
＋拡散層２４は高濃度ｐ形層２５にほぼおおわれている
ため、ｎゝ拡散層と低濃度ｐ形基板２６との間にはポテ
ンシャルバリヤが形成される。従って、放射線等の外部
雑音により電荷がメモリセル部に流入してもポテンシャ
ルバリヤが存在するために蓄積容量部のｎ″″拡散層に
電荷は入ってこす、耐雑音性が増加することになる。
セル面積を６０μＭとし、アドレスＭＯＳトランジスタ
を同一構成として、第１〜４図のＭＯＳ・ＲＡＭを比較
すると蓄積容量値は次の様になる。
を同一構成として、第１〜４図のＭＯＳ・ＲＡＭを比較
すると蓄積容量値は次の様になる。
■ 第１図のＭＯＳ −ＲＡＭ
条件
１）Ｓｉｎ２膜７ｂの膜厚Ｔｏｘ＝ ３５ ｎ ｍ１ｔ
）多結晶Ｓ ｉｎ８のシート抵抗＝４０Ω／口蓄積容量 Ｃ８”Ｃｏｘ＝ １００ Ｘ １０−’Ｐ Ｆ／ｂｉｔ
■ 第２図のＭＯＳ −ＲＡＭ １）、ｊｉ）上記のに同一。
）多結晶Ｓ ｉｎ８のシート抵抗＝４０Ω／口蓄積容量 Ｃ８”Ｃｏｘ＝ １００ Ｘ １０−’Ｐ Ｆ／ｂｉｔ
■ 第２図のＭＯＳ −ＲＡＭ １）、ｊｉ）上記のに同一。
ｉｉｉ ）絶縁膜（Ｓ ３．Ｎ ４膜）１４の膜厚Ｔ’
ｓｔ＊＝３５ ｎ ｒｎ 蓄積容量 Ｃａｘ Ｃａｉ＊＋ Ｃｏｘ＝ ２５０ Ｘ Ｉ Ｏ−
’ Ｐ Ｆ ／ｉｔ ■ 第３図のＭＯＳ −ＲＡＭ 条件 ｉ）ｎ＋層１３の不純物濃度＝１０”〜１０”ｃｍ−’ ｉｔ） ｐ“［１６の不純物濃度＝８×１０１６印−３ 蓄積容量 Ｃｓ＝Ｃ４＝ ５０ Ｘ １０−’Ｐ Ｆ／ｂｉｔ■
第４図のＭＯＳ−ＲＡＭ（本発明）条件 １）Ｓｉ、Ｎ４膜２１の膜厚Ｔａｉ＊、＝ ３５ ｎ
ｍ１ｆ）ｎ″″層２４の不純物濃度＝１０”−１０２０
ａｎ−” ｉｎ） Ｐ＋層２５の不純物濃度＝８Ｘ１０”ａ！１−
３ Ｗ積容星 Ｃａ＝Ｃ５ｔ＊＋Ｃ，１：４５０ Ｘ １０−’Ｐ Ｆ
／ｉｔ 以上の各ＭＯ８−ＲＡＭで、アドレスＭＯＳトランジス
タ１は、ｐ形Ｓｉ基板（不純物濃度５×１０”ａｎ−’
）の表面領域に設けらｉｃた深さ０．３μｍ、不純物濃
度１０２０〜１０２１ＣＩ１１−’のｎ′形ソース、ド
レイン領域２４．２７ （１０，４）と、膜厚３５ ｎ
ｍのＳ ｊ、 ０２膜（ゲート絶縁膜）２８（７）と
シート抵抗３０Ω／口の多結晶シリコソゲ−１〜電極２
９ （１２）からなる。
ｓｔ＊＝３５ ｎ ｒｎ 蓄積容量 Ｃａｘ Ｃａｉ＊＋ Ｃｏｘ＝ ２５０ Ｘ Ｉ Ｏ−
’ Ｐ Ｆ ／ｉｔ ■ 第３図のＭＯＳ −ＲＡＭ 条件 ｉ）ｎ＋層１３の不純物濃度＝１０”〜１０”ｃｍ−’ ｉｔ） ｐ“［１６の不純物濃度＝８×１０１６印−３ 蓄積容量 Ｃｓ＝Ｃ４＝ ５０ Ｘ １０−’Ｐ Ｆ／ｂｉｔ■
第４図のＭＯＳ−ＲＡＭ（本発明）条件 １）Ｓｉ、Ｎ４膜２１の膜厚Ｔａｉ＊、＝ ３５ ｎ
ｍ１ｆ）ｎ″″層２４の不純物濃度＝１０”−１０２０
ａｎ−” ｉｎ） Ｐ＋層２５の不純物濃度＝８Ｘ１０”ａ！１−
３ Ｗ積容星 Ｃａ＝Ｃ５ｔ＊＋Ｃ，１：４５０ Ｘ １０−’Ｐ Ｆ
／ｉｔ 以上の各ＭＯ８−ＲＡＭで、アドレスＭＯＳトランジス
タ１は、ｐ形Ｓｉ基板（不純物濃度５×１０”ａｎ−’
）の表面領域に設けらｉｃた深さ０．３μｍ、不純物濃
度１０２０〜１０２１ＣＩ１１−’のｎ′形ソース、ド
レイン領域２４．２７ （１０，４）と、膜厚３５ ｎ
ｍのＳ ｊ、 ０２膜（ゲート絶縁膜）２８（７）と
シート抵抗３０Ω／口の多結晶シリコソゲ−１〜電極２
９ （１２）からなる。
実施例２
第５図（Ａ）、（Ｂ）に、本発明のＭＯＳ −ＲＡＭの
第２の実施例のメモリセル断面図、等価回路図を示す６ 第５図の実施例では、第４図に示した実施例と同様に、
蓄積容ｉｃｅは絶縁膜容量Ｃｎ ｉ ｎ と接合容ｆｌ
ｃｃ、＋の両者から構成されるが、本実施例では。
第２の実施例のメモリセル断面図、等価回路図を示す６ 第５図の実施例では、第４図に示した実施例と同様に、
蓄積容ｉｃｅは絶縁膜容量Ｃｎ ｉ ｎ と接合容ｆｌ
ｃｃ、＋の両者から構成されるが、本実施例では。
多結晶シ＋Ｊ ：ｌ ン層２２．２３ トＬ： ヨ’）
Ｓ ｊ、３Ｎ ４ｖＡ２１を挾んだ絶縁膜容７３１
Ｃ５ｔ ＮはアドレスＭ、 ＯＳトランジスタ１のゲー
ト電極２９上にまでまたがって形成されている。このた
め、絶縁膜容量部の面積は大きくなり、容量値Ｃａ Ｉ
にが大きくなる。
Ｓ ｊ、３Ｎ ４ｖＡ２１を挾んだ絶縁膜容７３１
Ｃ５ｔ ＮはアドレスＭ、 ＯＳトランジスタ１のゲー
ト電極２９上にまでまたがって形成されている。このた
め、絶縁膜容量部の面積は大きくなり、容量値Ｃａ Ｉ
にが大きくなる。
シリコン基板２６内に形成された０３層２４とＰ″″層
２層上５間のｐｎ接合容容気 、＋は第４図の実施例と
同じである。したがって、本実施例のメモリセルでは、
高い集積ｍ度を確保したまま全体の蓄積容量Ｃ８を増加
させることができる。実施例１の■と同−条何で、Ｃｍ
＝ ６５０ Ｘ １０−’Ｐ Ｆ／ｂｉｔとなった。
２層上５間のｐｎ接合容容気 、＋は第４図の実施例と
同じである。したがって、本実施例のメモリセルでは、
高い集積ｍ度を確保したまま全体の蓄積容量Ｃ８を増加
させることができる。実施例１の■と同−条何で、Ｃｍ
＝ ６５０ Ｘ １０−’Ｐ Ｆ／ｂｉｔとなった。
なお、２０４は索子分離用バイアス印加ｆｌｌｕ ４Ｍ
（多結晶５ｉ）２０５に接地電位を与える端子である。
（多結晶５ｉ）２０５に接地電位を与える端子である。
又、第５図（Ａ）のメモリセルでは、ゲート電極２９が
第１層目多結晶５ｉＷ１．２２．２３がそれぞれ第２層
目、第３層目多結晶５ＩＷＪとして形成される。
第１層目多結晶５ｉＷ１．２２．２３がそれぞれ第２層
目、第３層目多結晶５ＩＷＪとして形成される。
実施例３
第６図（Ａ）、（Ｂ）に、本発明のＭＯＳ −ＲＡＭ第
３の実施例のメモリセル断面図、等価回路図を示す。
３の実施例のメモリセル断面図、等価回路図を示す。
本メモリセルの蓄積容量は３つの容量から植成されてお
り、第１の容気は第１層１１の多結晶シリコン２２と第
２層目の多結晶シリコン２３にはさまれたナイトライド
膜やアルミナ膜等の絶縁膜２１による容量Ｃａ Ｉ Ｎ
であり、第２の容量は第１層目多結晶シリコン２２とシ
リコン基板２６内の１１”″層２４の間の酸化膜等２８
′による容気Ｃｏ ｘ。
り、第１の容気は第１層１１の多結晶シリコン２２と第
２層目の多結晶シリコン２３にはさまれたナイトライド
膜やアルミナ膜等の絶縁膜２１による容量Ｃａ Ｉ Ｎ
であり、第２の容量は第１層目多結晶シリコン２２とシ
リコン基板２６内の１１”″層２４の間の酸化膜等２８
′による容気Ｃｏ ｘ。
第３の容気はシリコン基板２６に形成されたｎ４層２４
とＰ”ｆｆ１２５の接合による空乏層容量Ｃ４である。
とＰ”ｆｆ１２５の接合による空乏層容量Ｃ４である。
３つの容量は全て同一場所に立体的に形成されており、
小さな面積で大きな蓄積容量Ｃ８を得ることができ、蓄
積容量Ｃ１１の値は同一面積をもち酸化膜容量だけから
なる第１図の従来メモリセルの３．５倍４倍の値が得ら
れる。
小さな面積で大きな蓄積容量Ｃ８を得ることができ、蓄
積容量Ｃ１１の値は同一面積をもち酸化膜容量だけから
なる第１図の従来メモリセルの３．５倍４倍の値が得ら
れる。
なお、２０６は多結晶Ｓｉ電極２２を接地電位に設定す
るラインである。
るラインである。
実施例４
第７図（Ａ）、（Ｂ）は、本発明のＭＯＦ３− ＲＡＭ
の第４の実施例のメモリセル断面図、等価回路図を示す
。
の第４の実施例のメモリセル断面図、等価回路図を示す
。
本メモリセルはこれまでの実施例のうち、最も蓄積容量
が大きくなる構造である。本メモリセルの前述のメモリ
セルと異なる大きな特徴は、シリコン基板内に形成され
るｎ＊−Ｐ”接合が多段に積み重ねられて複数個形成さ
れ、それらの空乏層容量の総和が蓄積容量Ｃ６に寄与す
るということであり、これらの容気に絶縁膜による容量
が加わって非常に大きなＷｆｆｆ容量が実現することに
なる。
が大きくなる構造である。本メモリセルの前述のメモリ
セルと異なる大きな特徴は、シリコン基板内に形成され
るｎ＊−Ｐ”接合が多段に積み重ねられて複数個形成さ
れ、それらの空乏層容量の総和が蓄積容量Ｃ６に寄与す
るということであり、これらの容気に絶縁膜による容量
が加わって非常に大きなＷｆｆｆ容量が実現することに
なる。
本稙造は前記の各種のメモリセルに全て適用することが
可能である。第７図に示した構造は本実施例の構造を第
６図に示したメモリセルに適用したものであり、蓄積容
量Ｃａは最低５つの容気によって構成されている。即ち
、第１の容量は第１ＲｙＪ目の多結晶シリコン２２と第
２層１１の多結晶シリコン２３との間にはさまれたナイ
トライド膜やアルミナ膜等の絶縁膜２】による容量Ｃａ
ｌ Ｎであり、第２の容量は第１層目の多結晶シリコ
ン２２とシリコン基板２６内ＩＩ“Ｗｊ２４ ａとの間
の酸化膜２８′等による容Ｊｔ Ｃｏ ｙ＝であり、第
３の容量はｎ′″ＷＪ２４ ａとｐ′″ＷＪ２５ａとの
間の空乏層容量ｃＪ、であり、第４の容量はｐ＋層２５
ａとｎ３層２４、 ｂとの間の空乏層容量Ｃａ ２であ
り、第５の容量はｎ”Ｊ！！７２４ｂと２４層２５ｂと
の間の空乏層容量０．５□である。多段の空乏層容量は
製作プロセスの許す範囲でふやすことが可能である。各
ｎ１層は深い拡散深さを有するｎ９層２４Ｃによって接
続されており、各空乏層容量は全て並列につながること
になる。従って本構造によるメモリセルの？？積容、５
１ｃｎは同一面積で酸化膜容量だけからなる第１図に示
す従来のメモリセルの５倍から１０倍の非常に大きな値
が得られることになる。
可能である。第７図に示した構造は本実施例の構造を第
６図に示したメモリセルに適用したものであり、蓄積容
量Ｃａは最低５つの容気によって構成されている。即ち
、第１の容量は第１ＲｙＪ目の多結晶シリコン２２と第
２層１１の多結晶シリコン２３との間にはさまれたナイ
トライド膜やアルミナ膜等の絶縁膜２】による容量Ｃａ
ｌ Ｎであり、第２の容量は第１層目の多結晶シリコ
ン２２とシリコン基板２６内ＩＩ“Ｗｊ２４ ａとの間
の酸化膜２８′等による容Ｊｔ Ｃｏ ｙ＝であり、第
３の容量はｎ′″ＷＪ２４ ａとｐ′″ＷＪ２５ａとの
間の空乏層容量ｃＪ、であり、第４の容量はｐ＋層２５
ａとｎ３層２４、 ｂとの間の空乏層容量Ｃａ ２であ
り、第５の容量はｎ”Ｊ！！７２４ｂと２４層２５ｂと
の間の空乏層容量０．５□である。多段の空乏層容量は
製作プロセスの許す範囲でふやすことが可能である。各
ｎ１層は深い拡散深さを有するｎ９層２４Ｃによって接
続されており、各空乏層容量は全て並列につながること
になる。従って本構造によるメモリセルの？？積容、５
１ｃｎは同一面積で酸化膜容量だけからなる第１図に示
す従来のメモリセルの５倍から１０倍の非常に大きな値
が得られることになる。
実施例５
次に本発明によるＭ、０８−ＲＡＭのメモリセルの平面
構造について説明する。第８図は本発明によるメモリセ
ルの１つの設ｉ１例であり、第４図に示したメモリセル
を例にとったものである。Ｗｆ＾容景容量図中で斜線を
引いた領域であり、この領域に高誘電率絶縁膜容量とｐ
ｎ接合容量が立体的に積み重ねられている。従って本設
計例では、メモリセルの蓄積容、１ｌｃａは同一面精で
酸化膜容量だけからなる従来のメモリセルの４．５ 倍
と大きな値が得られており、大容量ＭＯ８−ＲＡＭの動
作を安定にさせることが可能となる。
構造について説明する。第８図は本発明によるメモリセ
ルの１つの設ｉ１例であり、第４図に示したメモリセル
を例にとったものである。Ｗｆ＾容景容量図中で斜線を
引いた領域であり、この領域に高誘電率絶縁膜容量とｐ
ｎ接合容量が立体的に積み重ねられている。従って本設
計例では、メモリセルの蓄積容、１ｌｃａは同一面精で
酸化膜容量だけからなる従来のメモリセルの４．５ 倍
と大きな値が得られており、大容量ＭＯ８−ＲＡＭの動
作を安定にさせることが可能となる。
実施例６
次の本発明によるメモリセルの製造プロセスについて述
べる。シリコン基板内に形成されるｎ４−ｐ″″″接合
段の場合と多段の場合について述べる。第９図はｎ″″
−ｐ４接合が１段で第４図に示した構造を有するメモリ
セルの製作プロセスである。低濃度ｐ形シリコン基板３
０を選択酸化法により酸化し、０．５〜１μＩｌｌの１
７さのフィール１〜ｒｄＩ化膜（Ｓｉｎ、）３１と、＋
形層チャネルスＩ・ツバ３２を形成する（第９図（Ａ）
）、法に、３０〜５０ｎｍの薄い酸化ＩＦ′ｆ（Ｓｉｎ
、）３３をシリコン基板３０の表面に形成し、その後ホ
トレジスト膜３４をマスクとしてボロンイオンＢゝを１
５０〜４００ＫｅＶの高いエネルギで、１＝３Ｘ１０”
ｃｍ−２程度シリコン基板３１中に打込み、ｐ４層３５
を形成する（第９図（Ｂ））。次にホトレジスト膜３４
をマスクに薄い酸化膜（ＳｉＯ，）３３をエツチングし
た後、ホＩ・レジスト膜３４を除去して高濃度ｎ形不純
物が添加さ九た第１層目の多結晶シリコン３６を６．１
〜０．３μｍ堆積させ、次に２０〜５０ｎｍの高誘電率
絶縁膜３８、たとえば薄いナイトライド膜やアルミナ膜
３８を多結晶シリコン上に堆積させる。この場合、多結
晶シリコン３６とシリコン基板３０が直接接触している
領域には多結晶シリコン中のり形不純物がシリコン基板
内に拡散していき！げ層３７が形成される（第９図（Ｃ
））。次に、絶縁膜３８と多結晶シリコン３６とを同時
にプラズマエッチ法によりエツチングする（第９図（Ｄ
））。その後、高濃度ｒＩ形不純物を含む第２層目の多
結晶シリコン３９を０．２〜０．４μｍ堆積させホトエ
ツチングにより絶縁膜３８をおおうようにパターンを形
成する（第９図（Ｅ））、次に薄い酸化膜（Ｓ ｉ Ｏ
ｚ ）３３を除去し、８００〜１０００℃の温度で酸化
を行な＆Ｎ ２０−５０ ｎ ｍの−薄いゲート酸化膜
（Ｓｉｎ、）４０を形成する。この場合、第２層目の多
結晶シリコンはｎ形不純物を高濃度含んでいるため１０
０−２００ ｎ ｍの厚い酸化ｎ％ （Ｓｉｎ、）４１
が形成される。その後第３層目の多結晶シリコンにより
、或いはアルミニウム、モリブデンやタングステン等の
金属によりゲート電極４２を形成し、これをマスクとし
て自己整合的に高濃度ｎ形拡散層４３を形成する（第９
図（Ｆ））。その後、０．５〜１μｍのＰＳＧ膜４膜製
４積させ、コンタクト穴を開け、最後にアルミニウム電
ｔ４４５を形成する（第９図（Ｇ））。ここで第９１ｓ
（１３）の工程でボロンイオンＢ″″を高いエネルギ
で打込む理由は、大きな空乏層容量を得るためである６
すなわち、第１０図に示す様に、ボロンイオンを例えば
、３００〜４００１（ｅ Ｖの高いエネルギでシリコン
にイオン打ち込みし１ｏｏｏ℃で２０分程度の熱処理を
行なうど図中の分布１０１のようにシリコン内部０．６
μＩｎ程度の深い領域にピークをもつようになる。
べる。シリコン基板内に形成されるｎ４−ｐ″″″接合
段の場合と多段の場合について述べる。第９図はｎ″″
−ｐ４接合が１段で第４図に示した構造を有するメモリ
セルの製作プロセスである。低濃度ｐ形シリコン基板３
０を選択酸化法により酸化し、０．５〜１μＩｌｌの１
７さのフィール１〜ｒｄＩ化膜（Ｓｉｎ、）３１と、＋
形層チャネルスＩ・ツバ３２を形成する（第９図（Ａ）
）、法に、３０〜５０ｎｍの薄い酸化ＩＦ′ｆ（Ｓｉｎ
、）３３をシリコン基板３０の表面に形成し、その後ホ
トレジスト膜３４をマスクとしてボロンイオンＢゝを１
５０〜４００ＫｅＶの高いエネルギで、１＝３Ｘ１０”
ｃｍ−２程度シリコン基板３１中に打込み、ｐ４層３５
を形成する（第９図（Ｂ））。次にホトレジスト膜３４
をマスクに薄い酸化膜（ＳｉＯ，）３３をエツチングし
た後、ホＩ・レジスト膜３４を除去して高濃度ｎ形不純
物が添加さ九た第１層目の多結晶シリコン３６を６．１
〜０．３μｍ堆積させ、次に２０〜５０ｎｍの高誘電率
絶縁膜３８、たとえば薄いナイトライド膜やアルミナ膜
３８を多結晶シリコン上に堆積させる。この場合、多結
晶シリコン３６とシリコン基板３０が直接接触している
領域には多結晶シリコン中のり形不純物がシリコン基板
内に拡散していき！げ層３７が形成される（第９図（Ｃ
））。次に、絶縁膜３８と多結晶シリコン３６とを同時
にプラズマエッチ法によりエツチングする（第９図（Ｄ
））。その後、高濃度ｒＩ形不純物を含む第２層目の多
結晶シリコン３９を０．２〜０．４μｍ堆積させホトエ
ツチングにより絶縁膜３８をおおうようにパターンを形
成する（第９図（Ｅ））、次に薄い酸化膜（Ｓ ｉ Ｏ
ｚ ）３３を除去し、８００〜１０００℃の温度で酸化
を行な＆Ｎ ２０−５０ ｎ ｍの−薄いゲート酸化膜
（Ｓｉｎ、）４０を形成する。この場合、第２層目の多
結晶シリコンはｎ形不純物を高濃度含んでいるため１０
０−２００ ｎ ｍの厚い酸化ｎ％ （Ｓｉｎ、）４１
が形成される。その後第３層目の多結晶シリコンにより
、或いはアルミニウム、モリブデンやタングステン等の
金属によりゲート電極４２を形成し、これをマスクとし
て自己整合的に高濃度ｎ形拡散層４３を形成する（第９
図（Ｆ））。その後、０．５〜１μｍのＰＳＧ膜４膜製
４積させ、コンタクト穴を開け、最後にアルミニウム電
ｔ４４５を形成する（第９図（Ｇ））。ここで第９１ｓ
（１３）の工程でボロンイオンＢ″″を高いエネルギ
で打込む理由は、大きな空乏層容量を得るためである６
すなわち、第１０図に示す様に、ボロンイオンを例えば
、３００〜４００１（ｅ Ｖの高いエネルギでシリコン
にイオン打ち込みし１ｏｏｏ℃で２０分程度の熱処理を
行なうど図中の分布１０１のようにシリコン内部０．６
μＩｎ程度の深い領域にピークをもつようになる。
このようなｐ０層とｎ′″層（不耗物濃度分布１０３）
との間の空乏層容量はシリコン表面にピークを有する分
布１０２のようなｐ１層とｎ”ｆｆとの間の空乏層容量
に比べ、印加電圧に対する依存性が小さく、電圧を印加
しても大きな空乏層容量が得られる。第１１図に、第１
０図の分布１０１による空乏層容量、および分布１０２
による空乏層容量の印加電圧依存性を、それぞれ１１１
，１１２として示す。
との間の空乏層容量はシリコン表面にピークを有する分
布１０２のようなｐ１層とｎ”ｆｆとの間の空乏層容量
に比べ、印加電圧に対する依存性が小さく、電圧を印加
しても大きな空乏層容量が得られる。第１１図に、第１
０図の分布１０１による空乏層容量、および分布１０２
による空乏層容量の印加電圧依存性を、それぞれ１１１
，１１２として示す。
実施例７
第１２図はｌ５−ｐ″″″接合段に形成され、かつ第７
図に示した構造を有するメモリセルの製作プロセスであ
る。低濃度ｐ形シリコン基板４６表面に部分的しこｎ＋
−ｐゝ接合をイオン打ち込み法や熱拡散法により形成す
る。この場合、２４層４７はボロンにより形成され、０
０層はひ素やアンチモンなどの拡散係数の小さな不純物
が添加される領域４８とリンなどの拡散係数の大きな不
純物が添加される領域４９の２つに分けられる。その後
、シリコン基板４６の表面に１０〜５０ｎｍの薄い酸化
膜（Ｓｉｎ、）５０を形成し、ホトレジスト膜５１をマ
スクに０１層４８表面にボロンイオン５２を１０１２〜
１０１３Ｇ−２イオン打ち込みする（第１２図（Ａ））
、次にシリコン基板表面の酸化膜５０とホトレジスト膜
５１とを除去した後、シリコン基板表面に基板と同程度
の不純物濃度を有する低濃度ｐ形シリコン層５３を約１
μｍエピタキシャル法により成長させる。この場合、ｎ
Ｉ層４８表面にイオン打ち込みされたボロン不純物はエ
ピタキシャルｐ形層内にも添加されてｐ＋層５４が形成
される。さらにリンなどの拡散係数の大きな不純物が添
加されたｎ“層４９はエピタキシャル成長時にエピタキ
シャルｐ形層内にのびていき、深い拡散深さを有するｎ
“Ｗ２Ｂ５が形成される（第１２図（Ｂ））。その後、
選択酸化法により０．５〜１μｍのフィールド酢化膜（
Ｓｉｎ２）５６とｐ形層チャネルストッパ５７を形成す
る。
図に示した構造を有するメモリセルの製作プロセスであ
る。低濃度ｐ形シリコン基板４６表面に部分的しこｎ＋
−ｐゝ接合をイオン打ち込み法や熱拡散法により形成す
る。この場合、２４層４７はボロンにより形成され、０
０層はひ素やアンチモンなどの拡散係数の小さな不純物
が添加される領域４８とリンなどの拡散係数の大きな不
純物が添加される領域４９の２つに分けられる。その後
、シリコン基板４６の表面に１０〜５０ｎｍの薄い酸化
膜（Ｓｉｎ、）５０を形成し、ホトレジスト膜５１をマ
スクに０１層４８表面にボロンイオン５２を１０１２〜
１０１３Ｇ−２イオン打ち込みする（第１２図（Ａ））
、次にシリコン基板表面の酸化膜５０とホトレジスト膜
５１とを除去した後、シリコン基板表面に基板と同程度
の不純物濃度を有する低濃度ｐ形シリコン層５３を約１
μｍエピタキシャル法により成長させる。この場合、ｎ
Ｉ層４８表面にイオン打ち込みされたボロン不純物はエ
ピタキシャルｐ形層内にも添加されてｐ＋層５４が形成
される。さらにリンなどの拡散係数の大きな不純物が添
加されたｎ“層４９はエピタキシャル成長時にエピタキ
シャルｐ形層内にのびていき、深い拡散深さを有するｎ
“Ｗ２Ｂ５が形成される（第１２図（Ｂ））。その後、
選択酸化法により０．５〜１μｍのフィールド酢化膜（
Ｓｉｎ２）５６とｐ形層チャネルストッパ５７を形成す
る。
次に２０−５０ ｎ ｍの薄い酸化膜（Ｓ１０２） ５
８をエピタキシセルｐ形層表面に形成し、ホトレジスト
膜５９をマスクにリンひ素などのｎ形不純物６０を１０
１３〜１０１４ａｎ−”イオン打ち込みし１１層層６１
を形成する（第１２図（Ｃ））。次に第１層目多結晶シ
リコン６２を０．１〜０．３μｍ堆積させ、さらにその
上に２０〜５０ｎｍの高誘電率絶縁膜６３として、たと
えばナイトライド膜（ｓｘｉＮ４）やアルミナ膜（Ａ
Ｑ、０３）を形成する。その後、酸化工程により多結晶
シリコン６２の側面に０ 、３〜０ 、５ ｐ ｔｎの
薄い酸化膜（Ｓｉｎ−）６４を形成する（第１２図（Ｄ
））。次に薄い酸化膜（Ｓｉｎ２）５８を部分的に除去
した後、ｎ形不純物を高濃度含む第２層目の多結晶シリ
コン６５を０．２−０．３層ｍ堆積する（第１２図（Ｅ
））。
８をエピタキシセルｐ形層表面に形成し、ホトレジスト
膜５９をマスクにリンひ素などのｎ形不純物６０を１０
１３〜１０１４ａｎ−”イオン打ち込みし１１層層６１
を形成する（第１２図（Ｃ））。次に第１層目多結晶シ
リコン６２を０．１〜０．３μｍ堆積させ、さらにその
上に２０〜５０ｎｍの高誘電率絶縁膜６３として、たと
えばナイトライド膜（ｓｘｉＮ４）やアルミナ膜（Ａ
Ｑ、０３）を形成する。その後、酸化工程により多結晶
シリコン６２の側面に０ 、３〜０ 、５ ｐ ｔｎの
薄い酸化膜（Ｓｉｎ−）６４を形成する（第１２図（Ｄ
））。次に薄い酸化膜（Ｓｉｎ２）５８を部分的に除去
した後、ｎ形不純物を高濃度含む第２層目の多結晶シリ
コン６５を０．２−０．３層ｍ堆積する（第１２図（Ｅ
））。
次に簿い酸化膜５８を除去した後、再び薄いグー１−酸
化１１！ｉ （Ｓｉｎ、） ６ Ｂを２０−５０ ｎ
ｍ形成するが、第２層目多結晶シリコン６５上には１０
０〜２００ ｎ ｎ＋の厚い酸化膜（Ｓｉｏｗ）６７が
形成さｔシる。次に第３層目の多結晶シリコンにより、
或いはアルミニウム、モリブデンやタングステン等の金
属によりゲート電極６８を形成し、これをマスクとして
自己整合的に高濃度ｎ膨拡散層６９を形成する（第１２
図（Ｆ））。次に０．５〜１．０μｍのＰＳＧ膜７膜製
０積させ、コンタクト穴を開け、最後にアルミニウム電
極７１を形成する（第１２図（Ｇ））。
化１１！ｉ （Ｓｉｎ、） ６ Ｂを２０−５０ ｎ
ｍ形成するが、第２層目多結晶シリコン６５上には１０
０〜２００ ｎ ｎ＋の厚い酸化膜（Ｓｉｏｗ）６７が
形成さｔシる。次に第３層目の多結晶シリコンにより、
或いはアルミニウム、モリブデンやタングステン等の金
属によりゲート電極６８を形成し、これをマスクとして
自己整合的に高濃度ｎ膨拡散層６９を形成する（第１２
図（Ｆ））。次に０．５〜１．０μｍのＰＳＧ膜７膜製
０積させ、コンタクト穴を開け、最後にアルミニウム電
極７１を形成する（第１２図（Ｇ））。
以上述べたように、本発明により高集積密度で蓄積容量
の大きなダイナミック形メモリセルが実現でき、大官Ｊ
ＩＭＯ８−ＲＡＭの安定動作が可能となる。
の大きなダイナミック形メモリセルが実現でき、大官Ｊ
ＩＭＯ８−ＲＡＭの安定動作が可能となる。
以上本発明による構造によって大きな？？Ｍ容貝官有す
るメモリセルが得られるが、さらに信号電圧を大きくす
るにはデータ線の寄生容量を減らす必要がある。
るメモリセルが得られるが、さらに信号電圧を大きくす
るにはデータ線の寄生容量を減らす必要がある。
実施例８
第１３図に示した構造は」二記の本発明による構造にさ
らにデータ線容斌が小さくなるような構造を付加したも
のである６すなわち、第４図のＭＯＳ・ＲＡＭメモリセ
ルを直進で、」層目のＰＳＧ爪テア２にコンタクト穴を
開けた後、多結晶Ｓｉ或いはΔｌ１１７３によってコン
タク１−穴部をおおい、その後さらに２層［）ＰＳＧ膜
７４を０．５−１．０μｍ堆積させ、コンタク１−穴を
再び開けてＡＱ７５によりデータ線を形成したものであ
る。この構造によりＡＱ配線７５の下のｐｓａｌは従来
構造の２倍程度に厚くすることができ、それに従ってＡ
Ｑ配線の寄生容量も１／２に小さくなる。従って、蓄積
容量の増大とデータ線容量の減少によってメモリセルか
らの信号電圧はさらに大きくなる。
らにデータ線容斌が小さくなるような構造を付加したも
のである６すなわち、第４図のＭＯＳ・ＲＡＭメモリセ
ルを直進で、」層目のＰＳＧ爪テア２にコンタクト穴を
開けた後、多結晶Ｓｉ或いはΔｌ１１７３によってコン
タク１−穴部をおおい、その後さらに２層［）ＰＳＧ膜
７４を０．５−１．０μｍ堆積させ、コンタク１−穴を
再び開けてＡＱ７５によりデータ線を形成したものであ
る。この構造によりＡＱ配線７５の下のｐｓａｌは従来
構造の２倍程度に厚くすることができ、それに従ってＡ
Ｑ配線の寄生容量も１／２に小さくなる。従って、蓄積
容量の増大とデータ線容量の減少によってメモリセルか
らの信号電圧はさらに大きくなる。
以上述べたように、本発明によれば、高集積密度で蓄積
容量の大きなダイナミック形メモリセルが実現でき、大
官ｉＭ、０３−ＲＡＭの安定動作が可能となる。
容量の大きなダイナミック形メモリセルが実現でき、大
官ｉＭ、０３−ＲＡＭの安定動作が可能となる。
第１図、第２図、第３図は従来のＭＯＳ−１ｔＡ阿メモ
リセルの構成を示す断面図、第４図、第５図。 第６図、第７図は本発明のＭＯＳ −ＲＡＭメモリセル
の実施例の断面構成と等価回路を示す図、第８図は本発
明のＭＯＳ−ＲＡＭメモリセルの平面パターンの一例を
示す図、第９図は本発明のＭＯＳ・ＲＡＭメモリセルの
製造工程の一例を示す断面図、第１０図はｐｎ接合容量
を形成する不純物層の濃度分布を示す図、第１１図は不
純物濃度分布の違いによるｐ １＋接合容量の印加電圧
依存性の差異を示す図、第１２図は本発明のＭＯＳ・Ｒ
Ａ Ｍメモリセルの製造工程の他の例を示ず断面図、第
１３図は本発明のＭＯＳ −ＲＡＭメモリセルの他の実
施例を示す断面図である。 ２０・・・フィールド酸化ＩＩＩ（Ｓｉｎ、等）、２１
・・・容量部用絶縁膜（Ｓ ｉ、Ｎ４． Ａ Ｑ、０３
等）、２２゜２３・・・容敵部電ｔｅ ＜多結晶シリコ
ン層）、２４・・・ｎ０形不純物層、２５・・・１＋＋
形不純物層、２６・・・ｐ形シリコン基板、２７・・ｎ
”形不純物層、２８・・・ゲート絶縁膜（Ｓｉｎ２等）
、２９・・ゲート電極（多結晶シリコン又は金属）、２
０１・・データ線、２０２・・・ワード線、２０３・・
・バイアスＰＩＡ（接地又′ＶＪ １ 口 第 ２１２１ ＶＪ３ 図 第 ４ 目 （Ａ） 、８． ル 第 ５ 口 （ハ） 第 ６ 図 、ｆ１７１２１ （８） χ δ 図 第 ９ 図 第 １０ 図 →シリクンＪ（面カ゛９〜７、！（μｍ）第 １２ 図 （へン （Ｄ〕 第 １３ 口
リセルの構成を示す断面図、第４図、第５図。 第６図、第７図は本発明のＭＯＳ −ＲＡＭメモリセル
の実施例の断面構成と等価回路を示す図、第８図は本発
明のＭＯＳ−ＲＡＭメモリセルの平面パターンの一例を
示す図、第９図は本発明のＭＯＳ・ＲＡＭメモリセルの
製造工程の一例を示す断面図、第１０図はｐｎ接合容量
を形成する不純物層の濃度分布を示す図、第１１図は不
純物濃度分布の違いによるｐ １＋接合容量の印加電圧
依存性の差異を示す図、第１２図は本発明のＭＯＳ・Ｒ
Ａ Ｍメモリセルの製造工程の他の例を示ず断面図、第
１３図は本発明のＭＯＳ −ＲＡＭメモリセルの他の実
施例を示す断面図である。 ２０・・・フィールド酸化ＩＩＩ（Ｓｉｎ、等）、２１
・・・容量部用絶縁膜（Ｓ ｉ、Ｎ４． Ａ Ｑ、０３
等）、２２゜２３・・・容敵部電ｔｅ ＜多結晶シリコ
ン層）、２４・・・ｎ０形不純物層、２５・・・１＋＋
形不純物層、２６・・・ｐ形シリコン基板、２７・・ｎ
”形不純物層、２８・・・ゲート絶縁膜（Ｓｉｎ２等）
、２９・・ゲート電極（多結晶シリコン又は金属）、２
０１・・データ線、２０２・・・ワード線、２０３・・
・バイアスＰＩＡ（接地又′ＶＪ １ 口 第 ２１２１ ＶＪ３ 図 第 ４ 目 （Ａ） 、８． ル 第 ５ 口 （ハ） 第 ６ 図 、ｆ１７１２１ （８） χ δ 図 第 ９ 図 第 １０ 図 →シリクンＪ（面カ゛９〜７、！（μｍ）第 １２ 図 （へン （Ｄ〕 第 １３ 口
Claims (1)
- 開花部を有する第１の絶縁膜を半導体基板上に形成する
工程と、上記開花部を第１の導電性物質膜によって充填
する工程と、上記第１の導電性物質の表面の少なくとも
一部が露出するように第２の絶縁膜を上記第１の絶縁膜
上に積層して形成する工程と、上記第１の導電性物質膜
の露出された表面から上記第２の絶縁膜上へ延伸する第
２の導電性物質膜を形成する工程を含むことを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59121725A JPS6035566A (ja) | 1984-06-15 | 1984-06-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59121725A JPS6035566A (ja) | 1984-06-15 | 1984-06-15 | 半導体装置の製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9730179A Division JPS5623771A (en) | 1979-08-01 | 1979-08-01 | Semiconductor memory |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6035566A true JPS6035566A (ja) | 1985-02-23 |
Family
ID=14818332
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59121725A Pending JPS6035566A (ja) | 1984-06-15 | 1984-06-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6035566A (ja) |
-
1984
- 1984-06-15 JP JP59121725A patent/JPS6035566A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100544943B1 (ko) | 반도체 집적회로장치 및 그 제조방법 | |
| KR0132577B1 (ko) | 집적회로트랜치셀 | |
| EP0430404B1 (en) | Method of manufacturing a capacitor for a DRAM cell | |
| US4794563A (en) | Semiconductor memory device having a high capacitance storage capacitor | |
| US4984200A (en) | Semiconductor circuit device having a plurality of SRAM type memory cell arrangement | |
| US4646118A (en) | Semiconductor memory device | |
| EP0112670B1 (en) | Semiconductor memory device having stacked capacitor-tape memory cells | |
| GB2215913A (en) | Semiconductor memory device capacitor | |
| US5763305A (en) | Method for forming a semiconductor memory device with a capacitor | |
| US5606189A (en) | Dynamic RAM trench capacitor device with contact strap | |
| KR920010695B1 (ko) | 디램셀 및 그 제조방법 | |
| JPH0673368B2 (ja) | 半導体記憶装置およびその製造方法 | |
| JPS62193273A (ja) | 半導体記憶装置 | |
| JPS60128658A (ja) | 半導体記憶装置 | |
| JP2000114475A (ja) | スタックトキャパシタメモリセルおよびその製造方法 | |
| GB2238659A (en) | Stack capacitors for dram cells | |
| JP2574231B2 (ja) | 半導体メモリ装置 | |
| JP3070537B2 (ja) | 半導体装置およびその製造方法 | |
| JPS62190868A (ja) | 半導体記憶装置 | |
| JPS6035566A (ja) | 半導体装置の製造方法 | |
| JP2969876B2 (ja) | 半導体装置およびその製造方法 | |
| EP0194682A2 (en) | Semiconductor memory device | |
| JPS62248248A (ja) | 半導体記憶装置 | |
| JPH0746700B2 (ja) | １トランジスタ型ｄｒａｍ装置 | |
| JPS60236260A (ja) | 半導体記憶装置 |