JPH0131314B2 - - Google Patents
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- Publication number
- JPH0131314B2 JPH0131314B2 JP58143896A JP14389683A JPH0131314B2 JP H0131314 B2 JPH0131314 B2 JP H0131314B2 JP 58143896 A JP58143896 A JP 58143896A JP 14389683 A JP14389683 A JP 14389683A JP H0131314 B2 JPH0131314 B2 JP H0131314B2
- Authority
- JP
- Japan
- Prior art keywords
- channel layer
- channel
- source
- semiconductor layer
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
Landscapes
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
この発明はダブルヘテロ接合構造の活性層をチ
ヤネルとした電界効果型トランジスタに関するも
のである。
ヤネルとした電界効果型トランジスタに関するも
のである。
電界効果型トランジスタはバイボーラトランジ
スタに較べて少数キヤリア蓄積効果がなく、入力
電力も殆ど消費しないことなど優れた利点を多く
持ち、更に最近では大電流を扱うことのできるパ
ワー電界効果型トランジスタが実用化されて、大
電流スイツチング、大電流増幅などにも汎用され
ている。
スタに較べて少数キヤリア蓄積効果がなく、入力
電力も殆ど消費しないことなど優れた利点を多く
持ち、更に最近では大電流を扱うことのできるパ
ワー電界効果型トランジスタが実用化されて、大
電流スイツチング、大電流増幅などにも汎用され
ている。
この発明の目的は動作が安定で、室温ではもと
より低温での超高速動作を可能とし、半導体レー
ザ装置と同一基板に容易に形成して光−電子集積
回路を構成することができる電界効果型トランジ
スタを提供することを目的とする。
より低温での超高速動作を可能とし、半導体レー
ザ装置と同一基板に容易に形成して光−電子集積
回路を構成することができる電界効果型トランジ
スタを提供することを目的とする。
添付の図面はこの発明による電界効果型トラン
ジスタの一実施例を示し、GaAsなどの半絶縁性
基板結晶１の上に上記基板結晶と格子定数が等し
く、且つ禁制帯エネルギー幅の大きい半絶縁性の
下部半導体層３を設け、その上にチヤネルとして
禁制帯エネルギー幅の小さい半導体結晶層２を設
け、更にその上に禁制帯エネルギー幅の大きい半
絶縁性の上部半導体層４を積層状に設ける。この
積層構造は半導体レーザ装置のダブルヘテロ接合
構造と同じであつて、活性層はこの発明による電
界効果型トランジスタにおいてチヤネルとして用
いられ、その厚さは100〜2000Å程度である。ま
た上述のチヤネルを上下よりクラツドしている下
部半導体層３及び上部半導体層４は通常のダブル
ヘテロ接合構造のように導電性であると、チヤネ
ル（活性層）に流れる電流が漏れるので、高絶縁
性の半導体で形成する必要がある。このクラツド
層の厚さは500〜5000Å程度である。
ジスタの一実施例を示し、GaAsなどの半絶縁性
基板結晶１の上に上記基板結晶と格子定数が等し
く、且つ禁制帯エネルギー幅の大きい半絶縁性の
下部半導体層３を設け、その上にチヤネルとして
禁制帯エネルギー幅の小さい半導体結晶層２を設
け、更にその上に禁制帯エネルギー幅の大きい半
絶縁性の上部半導体層４を積層状に設ける。この
積層構造は半導体レーザ装置のダブルヘテロ接合
構造と同じであつて、活性層はこの発明による電
界効果型トランジスタにおいてチヤネルとして用
いられ、その厚さは100〜2000Å程度である。ま
た上述のチヤネルを上下よりクラツドしている下
部半導体層３及び上部半導体層４は通常のダブル
ヘテロ接合構造のように導電性であると、チヤネ
ル（活性層）に流れる電流が漏れるので、高絶縁
性の半導体で形成する必要がある。このクラツド
層の厚さは500〜5000Å程度である。
このダブルヘテロ接合を構成する半導体層とし
てはGaAlAs／GaAs、InGaAsP／InP、
InGaAsP／GaAsなどが挙げられ、膜厚制御性の
良い気相エピタキシヤル成長法又は分子線エピタ
キシヤル成長法により形成するが、公知の液相エ
ピタキシヤル成長法を用いて形成することもでき
る。
てはGaAlAs／GaAs、InGaAsP／InP、
InGaAsP／GaAsなどが挙げられ、膜厚制御性の
良い気相エピタキシヤル成長法又は分子線エピタ
キシヤル成長法により形成するが、公知の液相エ
ピタキシヤル成長法を用いて形成することもでき
る。
上述の積層構造体には所定の間隔を保つて上部
半導体層４より少くともチヤネル２に達する深さ
まで不純物をイオン注入して形成したソース領域
５とドレイン領域６があり、電界効果型トランジ
スタの場合は電子または正孔のどちらか一種のキ
ヤリアがあれば良いので、上記のソース、ドレイ
ンの両領域はｐ型或るいはｎ型のいずれかの一方
の不純物をイオン注入して形成する。一例として
ｎ型不純物としてはSi、ｐ型不純物としてはBe
を用いることができ、イオン注入濃度1013〜1015
cm-2で120KeVの加速エネルギーによりイオン注
入を行うと、不純物添加濃度として、1017〜1019
cm-3程度の所要濃度のイオン注入領域が得られ
る。従つてアンドープ半導体結晶層２にはチヤネ
ルとなる領域を中心に両端には不純物注入による
ソース領域５とドレイン領域６を配置したｎ（ソ
ース）−ｉ（チヤネル）−ｎ（ドレイン）接合または
ｐ−ｉ−ｐ接合を形成することになる。
半導体層４より少くともチヤネル２に達する深さ
まで不純物をイオン注入して形成したソース領域
５とドレイン領域６があり、電界効果型トランジ
スタの場合は電子または正孔のどちらか一種のキ
ヤリアがあれば良いので、上記のソース、ドレイ
ンの両領域はｐ型或るいはｎ型のいずれかの一方
の不純物をイオン注入して形成する。一例として
ｎ型不純物としてはSi、ｐ型不純物としてはBe
を用いることができ、イオン注入濃度1013〜1015
cm-2で120KeVの加速エネルギーによりイオン注
入を行うと、不純物添加濃度として、1017〜1019
cm-3程度の所要濃度のイオン注入領域が得られ
る。従つてアンドープ半導体結晶層２にはチヤネ
ルとなる領域を中心に両端には不純物注入による
ソース領域５とドレイン領域６を配置したｎ（ソ
ース）−ｉ（チヤネル）−ｎ（ドレイン）接合または
ｐ−ｉ−ｐ接合を形成することになる。
上部半導体層４のソース領域５とドレイン領域
６を形成するための不純物注入領域にはそれぞれ
金属を蒸着してソース電極７とドレイン電極８と
する。またこのソース電極７とドレイン電極８間
に金属を蒸着してゲート電極９とする。
６を形成するための不純物注入領域にはそれぞれ
金属を蒸着してソース電極７とドレイン電極８と
する。またこのソース電極７とドレイン電極８間
に金属を蒸着してゲート電極９とする。
上記の如き構成の電界効果型トランジスタにお
いて、ソース領域５及びドレイン領域６をｎ型不
純物で形成すると、ｎ−ｉ−ｎの構成となり、ソ
ースを基準電位としてドレインにプラス（＋）の
電圧を印加すると、ソースより電子の注入がおこ
り、ソース・ドレイン間に電流が流れる。この電
流と電圧の関係はソース近傍の注入電流自身で作
られる空間電荷効果により抑制され、チヤネルの
ソース・ドレイン間電流は印加電圧の２乗に比例
して増大する。この電流は空間電荷制限電流と呼
ばれ、この電流をダブルヘテロ接合構造と組合せ
て利用するのがこの発明の電界効果型トランジス
タの特徴であつて、通常の電界効果型トランジス
タや静電誘導型トランジスタと根本的に異なる点
である。
いて、ソース領域５及びドレイン領域６をｎ型不
純物で形成すると、ｎ−ｉ−ｎの構成となり、ソ
ースを基準電位としてドレインにプラス（＋）の
電圧を印加すると、ソースより電子の注入がおこ
り、ソース・ドレイン間に電流が流れる。この電
流と電圧の関係はソース近傍の注入電流自身で作
られる空間電荷効果により抑制され、チヤネルの
ソース・ドレイン間電流は印加電圧の２乗に比例
して増大する。この電流は空間電荷制限電流と呼
ばれ、この電流をダブルヘテロ接合構造と組合せ
て利用するのがこの発明の電界効果型トランジス
タの特徴であつて、通常の電界効果型トランジス
タや静電誘導型トランジスタと根本的に異なる点
である。
チヤネルのゲート電極９下の電位はゲート電極
の印加電圧により制御され、ゲート電極へ正の電
位を印加するとチヤネルの注入電子流は増加する
ことになり、また負の電位を印加すると注入電子
流は減少し、OFFの制御を行うことになる。こ
の制御速度はチヤネルの電子移動度に比例し、チ
ヤネルは不純物を殆ど含まない半導体層で形成し
ているため不純物散乱が無視できる分だけ従来の
絶縁ゲート型電界効果型トランジスタに較べて動
作速度は速くなり、室温で数倍、77〓で数10倍に
達する。
の印加電圧により制御され、ゲート電極へ正の電
位を印加するとチヤネルの注入電子流は増加する
ことになり、また負の電位を印加すると注入電子
流は減少し、OFFの制御を行うことになる。こ
の制御速度はチヤネルの電子移動度に比例し、チ
ヤネルは不純物を殆ど含まない半導体層で形成し
ているため不純物散乱が無視できる分だけ従来の
絶縁ゲート型電界効果型トランジスタに較べて動
作速度は速くなり、室温で数倍、77〓で数10倍に
達する。
この発明による電界効果型トランジスタは上述
の如く三極真空管の動作に極めて類似している。
しかしながら半導体内においては真空中と異なり
無視できないキヤリヤトラツプが存在するため、
注入電流密度はこれらのトラツプを飽和するに充
分でなければならない。逆にチヤネルはトラツプ
密度の充分に小さい良質の半導体結晶で構成する
必要がある。また注入電流が空間電荷効果により
制御されるためにはチヤネルの正規自由電子の密
度はチヤネルに注入されるキヤリヤ密度に較べて
充分に低い条件を満たしている必要がある。この
ような条件を満すために、チヤネルに真性半導体
を用いることが好ましいが、上述の条件を満たし
ていれば、チヤネルはｎ型或るいはｐ型半導体で
構成することもできる。
の如く三極真空管の動作に極めて類似している。
しかしながら半導体内においては真空中と異なり
無視できないキヤリヤトラツプが存在するため、
注入電流密度はこれらのトラツプを飽和するに充
分でなければならない。逆にチヤネルはトラツプ
密度の充分に小さい良質の半導体結晶で構成する
必要がある。また注入電流が空間電荷効果により
制御されるためにはチヤネルの正規自由電子の密
度はチヤネルに注入されるキヤリヤ密度に較べて
充分に低い条件を満たしている必要がある。この
ような条件を満すために、チヤネルに真性半導体
を用いることが好ましいが、上述の条件を満たし
ていれば、チヤネルはｎ型或るいはｐ型半導体で
構成することもできる。
この発明による電界効果型トランジスタは上記
の説明で明らかなように、ソース、ドレイン、ゲ
ート電極が同一平面上に形成されているため集積
回路の製造が容易であり、ダブルヘテロ接合構造
を用いているため、同一基板上にレーザ装置を容
易に形成することができ、光−電子集積回路の構
成が簡単にできるようになる。またダブルヘテロ
接合構造により電子が活性層（チヤネル）に閉じ
込められた状態となり、表面やチヤネル外バルク
への電子の洩れがなく安定な動作が可能であつ
て、その動作は基本的に高電界動作であるので、
高速であると共に、装置が小さければ小さい程性
能が向上する特性を持つており、デジタルの超高
速論理用の集積回路に適していて、また、チヤネ
ルが真性半導体で構成しているときは室温での高
速はもとより、低温での超高速動作を行うことが
できる。
の説明で明らかなように、ソース、ドレイン、ゲ
ート電極が同一平面上に形成されているため集積
回路の製造が容易であり、ダブルヘテロ接合構造
を用いているため、同一基板上にレーザ装置を容
易に形成することができ、光−電子集積回路の構
成が簡単にできるようになる。またダブルヘテロ
接合構造により電子が活性層（チヤネル）に閉じ
込められた状態となり、表面やチヤネル外バルク
への電子の洩れがなく安定な動作が可能であつ
て、その動作は基本的に高電界動作であるので、
高速であると共に、装置が小さければ小さい程性
能が向上する特性を持つており、デジタルの超高
速論理用の集積回路に適していて、また、チヤネ
ルが真性半導体で構成しているときは室温での高
速はもとより、低温での超高速動作を行うことが
できる。
図面はこの発明の電界効果型トランジスタの一
実施例を示す断面図である。 １……半導体基板結晶、２……チヤネル、３…
…下部半導体層、４……上部半導体層、５……ソ
ース領域、６……ドレイン領域、９……ゲート電
極。
実施例を示す断面図である。 １……半導体基板結晶、２……チヤネル、３…
…下部半導体層、４……上部半導体層、５……ソ
ース領域、６……ドレイン領域、９……ゲート電
極。
Claims (1)
- 【特許請求の範囲】 １ 禁制帯エネルギー幅の小さい真性半導体より
なるチヤネル層と、 該チヤネル層の上下に配設されてなり、該チヤ
ネル層より禁制帯幅の大きい高絶縁性半導体層
と、 該チヤネル層及び該高絶縁性半導体層に導電型
を付与する不純物が、少なくとも該上部の高絶縁
性半導体層から該チヤネル層に達する深さをもつ
てイオン注入されてなるソース領域及びドレイン
領域と、 該上部高絶縁性半導体層表面の該ソース、ドレ
イン領域間に配設されたゲートを形成する金属電
極とを有し、 該ソースまたはドレインから供給された電子は
該チヤネル層のみに注入され、該チヤネル層は、
該注入された電子により、空間電荷効果によつ
て、空間電荷制限電流を発生することを特徴とす
る電界効果型トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58143896A JPS6035577A (ja) | 1983-08-08 | 1983-08-08 | 電界効果型トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58143896A JPS6035577A (ja) | 1983-08-08 | 1983-08-08 | 電界効果型トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6035577A JPS6035577A (ja) | 1985-02-23 |
| JPH0131314B2 true JPH0131314B2 (ja) | 1989-06-26 |
Family
ID=15349568
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58143896A Granted JPS6035577A (ja) | 1983-08-08 | 1983-08-08 | 電界効果型トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6035577A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH088350B2 (ja) * | 1985-04-08 | 1996-01-29 | 日本電気株式会社 | 半導体装置 |
| US5111255A (en) * | 1990-06-05 | 1992-05-05 | At&T Bell Laboratories | Buried channel heterojunction field effect transistor |
| US5369043A (en) * | 1992-12-25 | 1994-11-29 | Nippon Telegraph And Telephone Corporation | Semiconductor circuit device and method for production thereof |
-
1983
- 1983-08-08 JP JP58143896A patent/JPS6035577A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6035577A (ja) | 1985-02-23 |
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