JPS6035685B2 - デ−タ取込み方式 - Google Patents
デ−タ取込み方式Info
- Publication number
- JPS6035685B2 JPS6035685B2 JP17378A JP17378A JPS6035685B2 JP S6035685 B2 JPS6035685 B2 JP S6035685B2 JP 17378 A JP17378 A JP 17378A JP 17378 A JP17378 A JP 17378A JP S6035685 B2 JPS6035685 B2 JP S6035685B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- time
- computer
- signal
- import
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Description
【発明の詳細な説明】
本発明はデータ取込み方式に関する。
アナログ信号をディジタル計算機に取り込むためには、
アナログ信号をサンプル・ホールドし、次いでＡＤ変換
し、この結果をマルチプレクサを介して一度びバッファ
に記憶させ、計算機に取り込むようにしていた。
アナログ信号をサンプル・ホールドし、次いでＡＤ変換
し、この結果をマルチプレクサを介して一度びバッファ
に記憶させ、計算機に取り込むようにしていた。
この際、バッファからの計算機への取り込みは、計算機
内での処理状況によって決定される。計算機では取り込
んだデータをもとに所定の処理タスクによってデータ処
理を行う。この処理タスクは、入力するデータの種類や
全体の処理状況によって短時間に終るものもあれば、長
い時間を要するものもある。従って、計算機では、取り
込んだデータをもとに処理タスクによる処理中に、新し
いデータが転送されてきた際には、そのデータの取り込
みは不可となり、データの欠損となる。従来は、こうし
た点をさげずにそのまま採用したり、又はこうした欠点
をさげるために、計算機でのデータの取り込み区間を大
きく設定するとか、長い時間を要する処理タスクに対し
ては、２分割するなどの手段を講じていた。然るに、前
者の方法では、全体としてデータ取り込み区間の増大を
まねき、後者では計算機内でのオーバーヘッド時間の増
大をまねし・てし・た。本発明はかかる従来の欠点を解
消してなるものであって、目的は、データ取込み方式を
提供するものである。本発明の要旨は、サンプリングデ
ータをディジタル信号にし、このディジタル信号にした
同一のデータを、所定の周期をもって２つの記憶装置に
交互に記憶させ、計算機がタスク処理終了後に発生する
取込み指令に基づき、サンプル確立情報のチェックを行
い、その結果に応じてデータを前記各記憶装置から交互
に計算機へ取込むようにしたものである。
内での処理状況によって決定される。計算機では取り込
んだデータをもとに所定の処理タスクによってデータ処
理を行う。この処理タスクは、入力するデータの種類や
全体の処理状況によって短時間に終るものもあれば、長
い時間を要するものもある。従って、計算機では、取り
込んだデータをもとに処理タスクによる処理中に、新し
いデータが転送されてきた際には、そのデータの取り込
みは不可となり、データの欠損となる。従来は、こうし
た点をさげずにそのまま採用したり、又はこうした欠点
をさげるために、計算機でのデータの取り込み区間を大
きく設定するとか、長い時間を要する処理タスクに対し
ては、２分割するなどの手段を講じていた。然るに、前
者の方法では、全体としてデータ取り込み区間の増大を
まねき、後者では計算機内でのオーバーヘッド時間の増
大をまねし・てし・た。本発明はかかる従来の欠点を解
消してなるものであって、目的は、データ取込み方式を
提供するものである。本発明の要旨は、サンプリングデ
ータをディジタル信号にし、このディジタル信号にした
同一のデータを、所定の周期をもって２つの記憶装置に
交互に記憶させ、計算機がタスク処理終了後に発生する
取込み指令に基づき、サンプル確立情報のチェックを行
い、その結果に応じてデータを前記各記憶装置から交互
に計算機へ取込むようにしたものである。
以下、図面により本発明を詳細に説明しよう。第１図に
本発明の実施例図第２図にタイムチャートを示す。
本発明の実施例図第２図にタイムチャートを示す。
図に於いて、分周回路ＤＶは発振回路ＯＳＣの出力を分
周して各種の制御信号を発生させるものである。制御信
号は、サンプル・ホールド回路Ｓ／日のサンプル・ホー
ルド指令信号１、Ａ／○変換器のＡ／○変換指令信号２
、論理回路ＬＩ用の制御信号３，４の４種類となってい
る。信号１，２，３，４は各機器での処理時間を考慮し
て信号１→２→３→４の順序で一定時間位相遅れを呈す
るように設定されている。論理回路ＬＩは、制御信号３
，４を入力とし、マルチプレクサＭＰＸの制御信号９、
２個のバッファメモリＭ１，Ｍ２の書込み、議出し指令
信号１０ａ，１０ｂ、ゲート回路ＧＩへの入力信号とな
るデータ確立情報１１とを出力するようになっている。
周して各種の制御信号を発生させるものである。制御信
号は、サンプル・ホールド回路Ｓ／日のサンプル・ホー
ルド指令信号１、Ａ／○変換器のＡ／○変換指令信号２
、論理回路ＬＩ用の制御信号３，４の４種類となってい
る。信号１，２，３，４は各機器での処理時間を考慮し
て信号１→２→３→４の順序で一定時間位相遅れを呈す
るように設定されている。論理回路ＬＩは、制御信号３
，４を入力とし、マルチプレクサＭＰＸの制御信号９、
２個のバッファメモリＭ１，Ｍ２の書込み、議出し指令
信号１０ａ，１０ｂ、ゲート回路ＧＩへの入力信号とな
るデータ確立情報１１とを出力するようになっている。
マルチプレクサＭＰＸへの制御信号９は、信号３が入力
する黍に反転してなる信号であって、例えば、ハイレベ
ル（以下、“１”）でメモリＭＩへデータの分配を、ロ
ーレベル（以下、“０”）でメモリＭ２へデータの分配
を行なうようにマルチプレクサＭＰＸを制御している。
信号１０ａは、信号９の立上り時のみの信号３を選択し
てなるものであり、信号１０ｂは信号９の立下り時のみ
の信号を選択してなるものである。信号１０ａはメモリ
ＭＩの内容書き換え制御信号の役割を持ち、信号１０ｂ
はメモリＭ２の内容書き換え制御信号の役割を持つ。
する黍に反転してなる信号であって、例えば、ハイレベ
ル（以下、“１”）でメモリＭＩへデータの分配を、ロ
ーレベル（以下、“０”）でメモリＭ２へデータの分配
を行なうようにマルチプレクサＭＰＸを制御している。
信号１０ａは、信号９の立上り時のみの信号３を選択し
てなるものであり、信号１０ｂは信号９の立下り時のみ
の信号を選択してなるものである。信号１０ａはメモリ
ＭＩの内容書き換え制御信号の役割を持ち、信号１０ｂ
はメモリＭ２の内容書き換え制御信号の役割を持つ。
データ確立情報１１は制御信号４が与えられる毎に信号
レベルが反転ぐ０”から“１”、“１”から“０”へ）
するものである。この信号はゲートＧＩを介して中央処
理装置ＣＰＵに与えられ、データ確立情報として寄与す
る。中央処理装置ＣＰＵはタスク処理が終了する毎に発
生し、データ取込みがなされる毎に終了するデータ取り
込み指令信号５と、取り込みデータの種別（即ち、サン
プリングデータかあるいはデータ確立情報）を明示する
アドレス信号６とを出力するようになっている。
レベルが反転ぐ０”から“１”、“１”から“０”へ）
するものである。この信号はゲートＧＩを介して中央処
理装置ＣＰＵに与えられ、データ確立情報として寄与す
る。中央処理装置ＣＰＵはタスク処理が終了する毎に発
生し、データ取込みがなされる毎に終了するデータ取り
込み指令信号５と、取り込みデータの種別（即ち、サン
プリングデータかあるいはデータ確立情報）を明示する
アドレス信号６とを出力するようになっている。
この世力５，６は論理回路Ｌ２に提供されている。論理
回路Ｌ２はマルチプレクサ制御信号９と信号５，６とを
取り込み、ゲートＧ２の制御信号８ａ、ゲートＧ３の制
御信号８ｂ、ゲートＧＩの制御信号７を出力する。制御
信号８ａはマルチプレクサＭＰＸの出力がメモリＭ２を
選択している場合にメモリＭＩの内容をゲートＧ２を介
して中央処理装置ＣＰＵに送るべく制御してなるもので
ある。制御信号８ｂはマルチプレクサＭＰＸの出力がメ
モリＭＩを選択している場合にメモリＭ２の内容を、ゲ
ートＧ３を介して中央処理装置ＣＰＵに送るべく制御し
てなるものである。尚、第２図で、ｎ，ｎ＋１，ｎ＋２
，………は時刻を示し、Ｔｏはサンプル周期、Ｔａはデ
ータ確立情報の周期であり、Ｔａ＝Ｔｏである。
回路Ｌ２はマルチプレクサ制御信号９と信号５，６とを
取り込み、ゲートＧ２の制御信号８ａ、ゲートＧ３の制
御信号８ｂ、ゲートＧＩの制御信号７を出力する。制御
信号８ａはマルチプレクサＭＰＸの出力がメモリＭ２を
選択している場合にメモリＭＩの内容をゲートＧ２を介
して中央処理装置ＣＰＵに送るべく制御してなるもので
ある。制御信号８ｂはマルチプレクサＭＰＸの出力がメ
モリＭＩを選択している場合にメモリＭ２の内容を、ゲ
ートＧ３を介して中央処理装置ＣＰＵに送るべく制御し
てなるものである。尚、第２図で、ｎ，ｎ＋１，ｎ＋２
，………は時刻を示し、Ｔｏはサンプル周期、Ｔａはデ
ータ確立情報の周期であり、Ｔａ＝Ｔｏである。
Ｔｂはデータ確立情報の取込み区間を示し、Ｔｎ，Ｔｎ
＋，，Ｔｎ＋２は各時刻ｎ，ｎ＋１，ｎ＋２で取り込ん
だデータをもとにタスク処理するタスク処理時間を示し
ている。丁は、丁＝Ｔｏ−Ｔｂの関係にある時間を示す
。以上の構成に於いて、サンプル・ホールドされた入力
データは、Ａ／Ｄ変換器を介してディジタル信号に変換
され、マルチプレクサＭＰＸに送られる。
＋，，Ｔｎ＋２は各時刻ｎ，ｎ＋１，ｎ＋２で取り込ん
だデータをもとにタスク処理するタスク処理時間を示し
ている。丁は、丁＝Ｔｏ−Ｔｂの関係にある時間を示す
。以上の構成に於いて、サンプル・ホールドされた入力
データは、Ａ／Ｄ変換器を介してディジタル信号に変換
され、マルチプレクサＭＰＸに送られる。
このマルチプレクサは、制御信号９によって制御されて
おり、制御信号９のレベルに従って、ディジタル信号に
変換された同一の入力データをメモリＭ１，Ｍ２に分配
する。そして、メモリＭ１，Ｍ２に格納された同一のデ
ータは、ゲートＧ２，Ｇ３を介して信号８ａ，８ｂの制
御のもとに、メモリＭ１，Ｍ２のいずれか一方から中央
処理装置ＣＰＵに送られる。中央処理装置ＣＰＵは、メ
モリＭ１，Ｍ２のデータの取込み時期は、データ確立情
報によって決定される。データ確立情報は同期Ｔａで“
１”、“０”を繰返す。従って、前回のデータ確立情報
を取込んでおき、新しいデータ確立情報を取込んだ際に
、前回に取込んだデータ確立情報との間で排他的論理和
（ＥＯＲ）をとり、その結果が“１”の時、データ確立
が行われたとして、中央処理装置ＣＰＵは、データの取
込みを行う。
おり、制御信号９のレベルに従って、ディジタル信号に
変換された同一の入力データをメモリＭ１，Ｍ２に分配
する。そして、メモリＭ１，Ｍ２に格納された同一のデ
ータは、ゲートＧ２，Ｇ３を介して信号８ａ，８ｂの制
御のもとに、メモリＭ１，Ｍ２のいずれか一方から中央
処理装置ＣＰＵに送られる。中央処理装置ＣＰＵは、メ
モリＭ１，Ｍ２のデータの取込み時期は、データ確立情
報によって決定される。データ確立情報は同期Ｔａで“
１”、“０”を繰返す。従って、前回のデータ確立情報
を取込んでおき、新しいデータ確立情報を取込んだ際に
、前回に取込んだデータ確立情報との間で排他的論理和
（ＥＯＲ）をとり、その結果が“１”の時、データ確立
が行われたとして、中央処理装置ＣＰＵは、データの取
込みを行う。
この結果、任意の時刻ｎでのサンプリングデータは、時
刻ｎ十２におけるサンプリングデータが得られる直前迄
はメモリＭＩあるいはＭ２のいずれかに確保されておる
ことになる。
刻ｎ十２におけるサンプリングデータが得られる直前迄
はメモリＭＩあるいはＭ２のいずれかに確保されておる
ことになる。
従って、例えば、任意の時刻ｎのサンプリングデータを
取込んでから次のサンプリングデータを取込むまでの区
間は、２（Ｔｏ−Ｔｂ）となる。即ち、７＝Ｔｏ−Ｔｈ
で定義される１サンプル周期内での最大タスク処理時間
よりも大きなタスク処理時間であっても、（汀ｏ−Ｔａ
）の時間を越えない処理時間であれば、データの欠損が
なくなることになる。なお、通常の状態ではサンプリン
グは一定周期間隔Ｔｏで連続的に行われ、かつこれらの
サンプリング間隔での処理が行なわれるタスクの内容は
異なり、いわゆるＮ回のサンプリング間隔をべ−スとす
る時分割処理が一段的で各タスク間の処理時間の大小関
係は不規則となる。このため、上述のデータ欠損が生じ
ない条件は、これらの事を考えると、下記の関係がより
一般的となる。すなわち連続するｎ個のタスクの総処理
時間に対し なる条件を満たせば、データ欠損が生じないことになる
。
取込んでから次のサンプリングデータを取込むまでの区
間は、２（Ｔｏ−Ｔｂ）となる。即ち、７＝Ｔｏ−Ｔｈ
で定義される１サンプル周期内での最大タスク処理時間
よりも大きなタスク処理時間であっても、（汀ｏ−Ｔａ
）の時間を越えない処理時間であれば、データの欠損が
なくなることになる。なお、通常の状態ではサンプリン
グは一定周期間隔Ｔｏで連続的に行われ、かつこれらの
サンプリング間隔での処理が行なわれるタスクの内容は
異なり、いわゆるＮ回のサンプリング間隔をべ−スとす
る時分割処理が一段的で各タスク間の処理時間の大小関
係は不規則となる。このため、上述のデータ欠損が生じ
ない条件は、これらの事を考えると、下記の関係がより
一般的となる。すなわち連続するｎ個のタスクの総処理
時間に対し なる条件を満たせば、データ欠損が生じないことになる
。
【１）式に示したように、本発明の実施例によれば従釆
は個々のタスクに対する最大処理時間に対し、Ｔｉ≦Ｔ
ｏ−Ｔｂなる制限がついていたものが、‘１ー式に示し
たように任意の連続するｍ個のタスクの総処理時間に対
する制約に変るため、各タスクの処理時間に長短がある
場合には、【１１式に示した範囲内であればデータ欠損
が生ずる危険性がなくなった。
は個々のタスクに対する最大処理時間に対し、Ｔｉ≦Ｔ
ｏ−Ｔｂなる制限がついていたものが、‘１ー式に示し
たように任意の連続するｍ個のタスクの総処理時間に対
する制約に変るため、各タスクの処理時間に長短がある
場合には、【１１式に示した範囲内であればデータ欠損
が生ずる危険性がなくなった。
更に、各タスクに対する最大許容処理時間の制限がかん
わされるため、コンピュータ側におけるソフトウェア構
成上の処理時間制御に対する柔軟性が増し、従釆では僅
かの処理時間のオーバ一がでていたためにタスクの二分
割処理を強いられていたのに対して、本実施例では、オ
ーバーヘッドの増大を招かなくてすみ、コンピュータの
利用効率の上昇をもたらす事などのふずし、的メリット
が得られる。以上の実施例では、それぞれ２つのバッフ
ァメモリを設けた事例を示したが、このメモリは、主メ
モリで兼用させてもよい。
わされるため、コンピュータ側におけるソフトウェア構
成上の処理時間制御に対する柔軟性が増し、従釆では僅
かの処理時間のオーバ一がでていたためにタスクの二分
割処理を強いられていたのに対して、本実施例では、オ
ーバーヘッドの増大を招かなくてすみ、コンピュータの
利用効率の上昇をもたらす事などのふずし、的メリット
が得られる。以上の実施例では、それぞれ２つのバッフ
ァメモリを設けた事例を示したが、このメモリは、主メ
モリで兼用させてもよい。
この際、各論理回路、ゲートは中央処理装置内の手段を
もって実現させることもできる。更に、分周回路自体も
中央処理装置内のものを使用してもよい。デ−タ取込み
時のタイミングをＥＯＲで、行ったが、フリツプ・フロ
ップによって実現できる。また、バッファメモリは２つ
以上であってもよく、その際には、更にデータ欠損を少
なくできる。また、アナログ入力は一般的には複数個で
あるが、１個の場合であってもよい。本発明によれば、
データ欠損を効果的になくすることができた。
もって実現させることもできる。更に、分周回路自体も
中央処理装置内のものを使用してもよい。デ−タ取込み
時のタイミングをＥＯＲで、行ったが、フリツプ・フロ
ップによって実現できる。また、バッファメモリは２つ
以上であってもよく、その際には、更にデータ欠損を少
なくできる。また、アナログ入力は一般的には複数個で
あるが、１個の場合であってもよい。本発明によれば、
データ欠損を効果的になくすることができた。
第１図は本発明の実施例図、第２図は外部波形図である
。 ＣＰＵ．・・．・・中央処理装置、Ｍ１，Ｍ２・・・・
・・バッファメモリ、ＤＶ・…・・分周回路。 ※；図 第２図
。 ＣＰＵ．・・．・・中央処理装置、Ｍ１，Ｍ２・・・・
・・バッファメモリ、ＤＶ・…・・分周回路。 ※；図 第２図
Claims (1)
- １ サンプリングデータをデイジタル信号に変換し、該
変換して得られたデイジタル信号を計算機に取込むデー
タ取込み方式に於いて、上記サンプリングした同一のデ
ータを所定の周期をもつて２つの記憶装置に交互に且つ
別個に記憶させると共に、上記サンプリングデータに基
づく計算機内でのタスク処理終了後に該計算機自体で発
生するデータ取込み指令に基づき、該指令発生時のサン
プリングデータが確立したことを示す情報の状態検出を
行い、該検出結果に基づき上記各記憶装置に別個に記憶
させたデータの中から対応するデータを、上記データ取
込み指令が発生するごとに、上記各記憶装置から交互に
計算機へ取込むことを特徴とするデータ取込み方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17378A JPS6035685B2 (ja) | 1978-01-06 | 1978-01-06 | デ−タ取込み方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17378A JPS6035685B2 (ja) | 1978-01-06 | 1978-01-06 | デ−タ取込み方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5493931A JPS5493931A (en) | 1979-07-25 |
| JPS6035685B2 true JPS6035685B2 (ja) | 1985-08-16 |
Family
ID=11466608
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17378A Expired JPS6035685B2 (ja) | 1978-01-06 | 1978-01-06 | デ−タ取込み方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6035685B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59186037A (ja) * | 1983-04-06 | 1984-10-22 | Kubota Ltd | 電子はかりに於けるアナログ／デジタル変換器の制御方式 |
| JPS59186036A (ja) * | 1983-04-06 | 1984-10-22 | Kubota Ltd | 電子はかりに於けるアナログ／デジタル変換器の制御方式 |
-
1978
- 1978-01-06 JP JP17378A patent/JPS6035685B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5493931A (en) | 1979-07-25 |
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