JPS6036616B2 - 複合型バツフアメモリ - Google Patents
複合型バツフアメモリInfo
- Publication number
- JPS6036616B2 JPS6036616B2 JP52074355A JP7435577A JPS6036616B2 JP S6036616 B2 JPS6036616 B2 JP S6036616B2 JP 52074355 A JP52074355 A JP 52074355A JP 7435577 A JP7435577 A JP 7435577A JP S6036616 B2 JPS6036616 B2 JP S6036616B2
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- JP
- Japan
- Prior art keywords
- buffer memory
- buffer
- memory
- capacity
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】
本発明は、情報処理装置におけるバッファメモ川こ関す
る。
る。
情報処理装置において、メモリアクセスの高速化の一手
段として、バッファメモリ方式を採用するのは、一般的
になっている。
段として、バッファメモリ方式を採用するのは、一般的
になっている。
本発明は、このバッファメモリの使用効率を高める手段
を与えるものである。従来のバッファメモリ斑は、主記
憶装置との対応のとり方を工夫し、バッファメモリの使
用効率を高めることは考慮されているが、次のようなケ
ースには、バッファメモリの容量が使用効率を決定する
。
を与えるものである。従来のバッファメモリ斑は、主記
憶装置との対応のとり方を工夫し、バッファメモリの使
用効率を高めることは考慮されているが、次のようなケ
ースには、バッファメモリの容量が使用効率を決定する
。
すなわち、ＭＶＣＬ（ＭｏｖｅＣｈａｒａｃｔｅｒ、Ｌ
ｏｎｇ）命令のように、長いオペランド長のデータを移
動する場合、その移動元のデータが、バッファメモ川こ
存在することは、まれであるため主記憶装置からバッフ
ァメモリへの転送が頻発する。
ｏｎｇ）命令のように、長いオペランド長のデータを移
動する場合、その移動元のデータが、バッファメモ川こ
存在することは、まれであるため主記憶装置からバッフ
ァメモリへの転送が頻発する。
このため、バッファメモリに貯えられていたデータは追
い出されてしまう。一方ＭＮＣＬ命令に続く命令で、Ｍ
ＶＣＬ命令の移動デー夕を使用することはまれであるた
め、結果としてバッファメモリの利用率が低下する。Ｍ
ｙＣＬ命令のオペランドは、１／０バッファエリアへの
転送等であり、そのオペランド長は、１２０００のバイ
トにも及ぶ例もある。このように、再び処理装置が使用
することがないようなデータを主記憶装置から読み出す
時には、バッファメモＩＪＩこ書き込まないようにする
ことが、考えられるがＭＮＣＬ命令のオペランドはアド
レスとして連続しておりアドレスとして連続しているオ
ペランドを順次処理するには最低バッファメモリの登録
単位（ブロック）の容量を持ったバッファがないと性能
低下となる。
い出されてしまう。一方ＭＮＣＬ命令に続く命令で、Ｍ
ＶＣＬ命令の移動デー夕を使用することはまれであるた
め、結果としてバッファメモリの利用率が低下する。Ｍ
ｙＣＬ命令のオペランドは、１／０バッファエリアへの
転送等であり、そのオペランド長は、１２０００のバイ
トにも及ぶ例もある。このように、再び処理装置が使用
することがないようなデータを主記憶装置から読み出す
時には、バッファメモＩＪＩこ書き込まないようにする
ことが、考えられるがＭＮＣＬ命令のオペランドはアド
レスとして連続しておりアドレスとして連続しているオ
ペランドを順次処理するには最低バッファメモリの登録
単位（ブロック）の容量を持ったバッファがないと性能
低下となる。
すなわち、処理装置のメモリ参照単位が８バイトであり
、バッファメモリのブロックが３２バイトの場合には、
４回に１回の主記憶装置の参照が行なわれるようにする
必要がある。この要求を満すために、本発明のバッファ
メモリでは大容量のバッファメモリと、小容量のバッフ
ァメモリを有し、例えばＭＮＣＬ命令のオペランド論出
し‘ま、小容量バッファを使用するようにした。
、バッファメモリのブロックが３２バイトの場合には、
４回に１回の主記憶装置の参照が行なわれるようにする
必要がある。この要求を満すために、本発明のバッファ
メモリでは大容量のバッファメモリと、小容量のバッフ
ァメモリを有し、例えばＭＮＣＬ命令のオペランド論出
し‘ま、小容量バッファを使用するようにした。
また、プログラムの中で、使用頻度が小さく、ループの
少ないものは、大容量バッファを使用しないように、プ
。グラムで指定可能とした。従釆のバッファメモ川こ於
いて、２つ以上のバッファメモリを組合せた例はあるが
、その１つは、命令専用バッファメモリとオペランド専
用のバッファメモリを組合せた方式である。またもう一
つは、セットアソシャティブ方式のバッファメモリに於
いて、カラムの使用頻度の偏りを補正する意味で、追出
されたブロックを一時アソシャティプ方式のバッファメ
モリに貯えておく方式である。
少ないものは、大容量バッファを使用しないように、プ
。グラムで指定可能とした。従釆のバッファメモ川こ於
いて、２つ以上のバッファメモリを組合せた例はあるが
、その１つは、命令専用バッファメモリとオペランド専
用のバッファメモリを組合せた方式である。またもう一
つは、セットアソシャティブ方式のバッファメモリに於
いて、カラムの使用頻度の偏りを補正する意味で、追出
されたブロックを一時アソシャティプ方式のバッファメ
モリに貯えておく方式である。
本発明の特徴は、大容量バッファと小容量バッファとを
、自由に使い分けることができる点である。本発明の一
実施例を図にて説明する。
、自由に使い分けることができる点である。本発明の一
実施例を図にて説明する。
大容量バッファメモリと４・容量バッファメモリの使い
分けの指定は、ハードウェアが自動的に検知する場合と
、プログラムによる指定がある。
分けの指定は、ハードウェアが自動的に検知する場合と
、プログラムによる指定がある。
前者の場合、ＭＶＣＬ命令のオペランド長が１０２心ぐ
イト以上の時又は、あるファームウェア命令又は科学技
術計算のループ処理（ＦＯＲＴＲＡＮのＤＯループ）に
おいて、オペランドが非連続でかつその広がりが大きい
時にその命令の実行開始時にバツフア切替フリップフロ
ップ１３が１に設定され、該処理が終了すると、バッフ
ァ功替フリップフロップ１３が０に設定され、再び大容
量バッファが使用される。バッファメモリの議出し制御 バッファメモリの講出しアドレスは、ＣＰＵからアドレ
スレジス夕ＡＲＩにセットされる。
イト以上の時又は、あるファームウェア命令又は科学技
術計算のループ処理（ＦＯＲＴＲＡＮのＤＯループ）に
おいて、オペランドが非連続でかつその広がりが大きい
時にその命令の実行開始時にバツフア切替フリップフロ
ップ１３が１に設定され、該処理が終了すると、バッフ
ァ功替フリップフロップ１３が０に設定され、再び大容
量バッファが使用される。バッファメモリの議出し制御 バッファメモリの講出しアドレスは、ＣＰＵからアドレ
スレジス夕ＡＲＩにセットされる。
ＡＲＩのビット２０〜２６は、大容量バッファメモリの
アドレスアレイ３のアドレスに入力され、アドレスアレ
イ３からの出力デ−夕がそれぞれ比較回路４でＡＲのビ
ット８〜１９までと比較される。すべてのロー３１〜３
４で一致がとれないとオア回路１７の出力が０となる。
いずれか１つで一致がとれると、該ローのバッファメモ
リ５のデータバス線２３に出力される。一方、小容量バ
ッファメモリ８のアドレスアレイ６は、レジスタで作ら
れており、常に比較回路７の一方の入力Ｃ２側に確定し
ている。
アドレスアレイ３のアドレスに入力され、アドレスアレ
イ３からの出力デ−夕がそれぞれ比較回路４でＡＲのビ
ット８〜１９までと比較される。すべてのロー３１〜３
４で一致がとれないとオア回路１７の出力が０となる。
いずれか１つで一致がとれると、該ローのバッファメモ
リ５のデータバス線２３に出力される。一方、小容量バ
ッファメモリ８のアドレスアレイ６は、レジスタで作ら
れており、常に比較回路７の一方の入力Ｃ２側に確定し
ている。
この為、ＡＲＩの出力ビット８〜２６が比較回路７の他
方ＣＩに確定すると、比較回路７のいずれか一方で一致
がとれるか、又は両者で一致がとれないことになる。一
致がとれないとオア回路１８の出力が０になる。一致が
とれると小容量バッファメモリ８のデータがバス線２４
に出力される。バツフア切替フリップフロツプ１３の状
態により、ＢＳの議出しデータは、アンド回路１４，１
５及びオア回路１６にて選択され、命令議出しバッファ
ＩＢＲ又はオペランド読出しバッファＯＢＲに送出され
る。
方ＣＩに確定すると、比較回路７のいずれか一方で一致
がとれるか、又は両者で一致がとれないことになる。一
致がとれないとオア回路１８の出力が０になる。一致が
とれると小容量バッファメモリ８のデータがバス線２４
に出力される。バツフア切替フリップフロツプ１３の状
態により、ＢＳの議出しデータは、アンド回路１４，１
５及びオア回路１６にて選択され、命令議出しバッファ
ＩＢＲ又はオペランド読出しバッファＯＢＲに送出され
る。
また、バッファメモリにデータが存在したかどうかは、
アンド回路１９，２０及びオア回路２１によりバッファ
メモリの切替を制御された後、Ｎｏｔｉ舵町ｆｅｒ信号
２６に出力される。バッファメモリの書込み制御議出し
データがバッファメモ川こない時、ＭＳ（主メモリ）か
らのデータは、データレジスタＤＲ２に送られ、該バッ
ファメモリの該ブロックに書込みされる。
アンド回路１９，２０及びオア回路２１によりバッファ
メモリの切替を制御された後、Ｎｏｔｉ舵町ｆｅｒ信号
２６に出力される。バッファメモリの書込み制御議出し
データがバッファメモ川こない時、ＭＳ（主メモリ）か
らのデータは、データレジスタＤＲ２に送られ、該バッ
ファメモリの該ブロックに書込みされる。
小容量バッファメモリのリプレースメントは、リプレー
スメントフリツプフロツプ１２で決定される。ＣＰＵか
らのストア要求は、ＣＰＵからの議出し要求と同じよう
に、アドレス制御が行なわれ、書込みデータは、ＤＲ２
から、該一致のとれたバッファメモリの該ブロックに対
し、書込みを行なつｏバッファキャンセル動作 キャンセルアドレスはチャネル又は他のＣＰＵから送ら
れ、ＡＲＩにセットされ、大容量バッファ及び小容量バ
ッファの両者のアドレスアレイで比較され、一致がとれ
ると、該ブロックを無効にする。
スメントフリツプフロツプ１２で決定される。ＣＰＵか
らのストア要求は、ＣＰＵからの議出し要求と同じよう
に、アドレス制御が行なわれ、書込みデータは、ＤＲ２
から、該一致のとれたバッファメモリの該ブロックに対
し、書込みを行なつｏバッファキャンセル動作 キャンセルアドレスはチャネル又は他のＣＰＵから送ら
れ、ＡＲＩにセットされ、大容量バッファ及び小容量バ
ッファの両者のアドレスアレイで比較され、一致がとれ
ると、該ブロックを無効にする。
本発明は、１２８カラム×４ローのセットアソシャティ
プ方式の大容量バッファメモリと、アソシャティブ方式
の小容量バッファメモ川こついて説明したが、容量に関
する仕様は容易に変更可能である。
プ方式の大容量バッファメモリと、アソシャティブ方式
の小容量バッファメモ川こついて説明したが、容量に関
する仕様は容易に変更可能である。
この発明によれば、次の効果が得られる。
１ 再び使用される可能性の低い命令やオペランド‘ま
、小容量バッファメモリを使用して動作させるため、大
容量バッファの使用効率が上がり、処理装置の処理能力
が向上する。
、小容量バッファメモリを使用して動作させるため、大
容量バッファの使用効率が上がり、処理装置の処理能力
が向上する。
２ 小容量バッファは、講出しと書込みと同時に行なえ
る素子が使用可能であるため、主記憶装置からバッファ
メモリへ書込みを行なっている時、同時に議出しをオー
バーラップして行うことが可能である。
る素子が使用可能であるため、主記憶装置からバッファ
メモリへ書込みを行なっている時、同時に議出しをオー
バーラップして行うことが可能である。
この為先行してデータや命令を議出して、ＮｏｔｉｎＢ
Ｍｆｅｒとなっても、性能低下は少ない。大容量バッフ
ァは、ＩＣメモリで実現されるため、議出しと書込みを
同時に行なうことが困難である。この為ＮｏｔｉｎＢｕ
ｍｅｒが発生し、主記憶装置からデータをバッファメモ
川こ書込んでいる時は、処理装置の読み出し要求が待た
され、処理能力が低下する。
Ｍｆｅｒとなっても、性能低下は少ない。大容量バッフ
ァは、ＩＣメモリで実現されるため、議出しと書込みを
同時に行なうことが困難である。この為ＮｏｔｉｎＢｕ
ｍｅｒが発生し、主記憶装置からデータをバッファメモ
川こ書込んでいる時は、処理装置の読み出し要求が待た
され、処理能力が低下する。
図は本発明の一実施例を示すブロック図である。
・１；アドレスレジスタ、２
；データレジスタ、３；大容量バッファのアドレスアレ
イ（２８カラム×４０一）、４：大容量バッファの比較
回路、５；大容量バッファのメモリ部（１総Ｂ）６：小
容量バッファのアソシヤテイブレジス夕、７：小容量バ
ッファの比較回路、８；小容量バッファのメモリ部、９
；小容量バッファの有効性ビット制御回路、１０；小容
量バッファのリプレースメント制御回路、１１；小容量
バッファの有効性フリツプフロップ、１２；小容量バッ
ファのリプレースメントフリツプフロツプ、１３：バツ
フア切替フリツプフロツプ、１４，１５，１９，２０；
アンド回路、１６，１７，１８，２１：オア回路、２２
，２７，２８：否定回路。
；データレジスタ、３；大容量バッファのアドレスアレ
イ（２８カラム×４０一）、４：大容量バッファの比較
回路、５；大容量バッファのメモリ部（１総Ｂ）６：小
容量バッファのアソシヤテイブレジス夕、７：小容量バ
ッファの比較回路、８；小容量バッファのメモリ部、９
；小容量バッファの有効性ビット制御回路、１０；小容
量バッファのリプレースメント制御回路、１１；小容量
バッファの有効性フリツプフロップ、１２；小容量バッ
ファのリプレースメントフリツプフロツプ、１３：バツ
フア切替フリツプフロツプ、１４，１５，１９，２０；
アンド回路、１６，１７，１８，２１：オア回路、２２
，２７，２８：否定回路。
Claims (1)
- １ 大容量のバツフアメモリと、使用頻度の低い命令や
オペランドを格納する小容量のバツフアメモリと、命令
の種類および／もしくは命令で指定されるオペランドの
指定内容に応じて、どちらのバツフアメモリを使用する
かを切分ける手段を有することを特徴とする複合型バツ
フアメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52074355A JPS6036616B2 (ja) | 1977-06-24 | 1977-06-24 | 複合型バツフアメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52074355A JPS6036616B2 (ja) | 1977-06-24 | 1977-06-24 | 複合型バツフアメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS549535A JPS549535A (en) | 1979-01-24 |
| JPS6036616B2 true JPS6036616B2 (ja) | 1985-08-21 |
Family
ID=13544726
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52074355A Expired JPS6036616B2 (ja) | 1977-06-24 | 1977-06-24 | 複合型バツフアメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6036616B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5848432A (en) | 1993-08-05 | 1998-12-08 | Hitachi, Ltd. | Data processor with variable types of cache memories |
-
1977
- 1977-06-24 JP JP52074355A patent/JPS6036616B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS549535A (en) | 1979-01-24 |
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