JPS6036618B2 - 情報処理システム - Google Patents

Description

【発明の詳細な説明】 本発明は情報処理システムに関するものであり更に詳し
く言えば、バッファメモリと主記憶間における内容の不
一致による論理矛盾の発生を阻止するためのバッファメ
モリ制御手段をもつ情報処理システムに関する。

情報処理システムにおいては、中央処理装置（以下プロ
セッサと呼ぶ）の速度と、主記憶装置の速度との間には
大きな隔たりがあり、これが計算機システムの性能を制
限する要因となっている。

これを緩和するためにプロセッサ側に比較的小容量のバ
ッファメモリを設けるバッファメモリ方式がある。

この方式ではプロセッサから主記憶にアクセスを行う際
にアクセスすべき語を含む複数語からなるブロックをバ
ッファメモ川こ取込んでおき、次にアクセスを行う際に
はこのバッファに対してアクセスを行うことにより、実
効的に主記憶の高速化が達成できることが知られている
。バッファメモリ方式は多くの計算機システムに採用さ
れており、特に主記憶とバッファメモリを複数のセット
に分割し、同一のセットに属するブロックのみが主記憶
からバッファメモリに割当てられるような構成にしたセ
ットアソシアティブ方式〔Ｃ．Ｊ．Ｃｏｎｔｉ“バッフ
ァ記憶の概念”（ｃｏｎｃｅｐｔｓ的ｒ“Ｂ虻ｆｅｒＳ
ｔｏ的ｇｅ”Ｃｏｍｐｕｔｅｒ Ｇｒｏｕｐ．Ｎｅｗｓ
）１９６＄王３月号９〜１３頁参照〕のバッファメモリ
は一般に使用されている。しかしながら、バツフアメモ
リシステムにおいては、前述のようにバッファメモリは
プロセッサ毎に設けられるので例えば、入出力装置から
の主記憶へのデータの書込みに際しては、データは主言
己億のみに書込まれる。

このとき、そのデータを含む主記憶領域が既にバッファ
メモ川こ取り込まれていればバッファメモリと主記憶の
間で内容の不一致が発生する。これを防ぐために、従来
はプロセッサにおいて実行すべきプロセスの切換えのた
び、あるいは入出力割込の毎にバッファメモリをすべて
消去することにより主記憶から新たに更新された情報を
取込むようにする方式‘１｝、あるいは入出力装置から
の主記憶への書込み要求の度にそのアドレスをバッファ
メモリに送り、このアドレスがバッファメモリ上に存在
するかどうかを検索し、存在する場合にはバッファメモ
リの対応するブロックを消去することにより内容の不一
致を防ぐという方式｛２）が行われている。この方式■
は計算機システムが複数のフ。。セッサをもつマルチプ
ロセッサシステムにおいても行われている。すなわち、
マルチプロセッサシステムにおいては、ある時点である
プロセッサＡで実行されていたプロセスＰが、次の他の
プロセッサＢで実行され、主記憶のあるアドレスに対し
て書込みを行った場合には、以前に実行されたプロセッ
サＡのバッファメモ川こ保持されているのでそのアドレ
スの内容は更新が行われないために再びそのプロセスＰ
がプロセッサＡで実行されたとき、バッファメモリ上の
主記憶とは異なる古い内容が読出され、これにより謀ま
った処理が行われる可能性がある。このような不都合を
防ぐために、主記憶に対する書込みに際してそのアドレ
スを他のプロセッサに送り、これにより他のプロセッサ
のバッファメモリの対応する内容を消去することが行わ
れている。しかしながら、バッファメモリの内容を全部
消去する方式‘１）のような手段を用いると、バッファ
メモリの内容が頻繁に消去され、そのために必要な情報
がバッファメモリ内で見出される確率（ヒット率）が極
めて低くなり、従って実効アクセスタイムががあまり向
上しないという欠点がある。

また主記憶への書込みアドレスを他のプロセッサにも送
る方式■では、他のプロセッサあるいは入出力装置から
の書込みアドレスの検索のために、本来のプロセッサか
らのアクセスが遅らされるという欠点がある。また、あ
るプロセッサからの書込みアドレスを他のプロセッサに
送るための信号通路や、バッファメモリで他のプロセッ
サからのアクセス、本来のプロセッサからのアクセスを
制御するためのアクセス制御機構が必要になる。プロセ
ッサの台数が多い場合には、これらのためのハードウェ
ア量が莫大になり、また他のフ。ｏセツサからのアクセ
スも増えるために、バッファメモリの性能の低下が著し
い。方式｛洲こおいて、書込みアドレスの検索の頻度を
少〈するために各プロセッサ毎に他のプロセッサのバッ
ファメモリに現在格納されているブロックを保持するア
ドレスアレイを用意し、書込み動作に際してこのアドレ
スアレイを検索することにより、他のプロセッサのバッ
ファでの検索の回数を減少させる方式等も知られている
が、これらの方式においても、前述の他のプロセッサへ
の書込みアドレスのための信号通路、アクセス制御機構
等のためのハードウェア量の問題は解決できない。

また、方式■においては、プロセッサの台数よりハード
ウェア構成が異なるために最大限のプロセッサの台数が
接続できるような考慮が必要であり、プロセッサ台数が
少し、システムにおいては無駄なハードウェアを用意し
なければならないという欠点があった。

このため、バッファメモリをデイスパツチ、あるいは入
力動作の起動等で論理矛盾の発生の契機となる時点に必
要な部分だけを消去するような手段が必要となるが、セ
ットアソシアティブ方式のバッファメモリにおいてこの
ような処理を行おうとすると従来の方式では各消去に際
して全部のセットに関して管理テーブルを検索し、各セ
ットのフロックが対応する消去すべきブロックかどうか
をチェックする必要があり、このためバッファメモリの
消去に多くの時間が必要となり現実的でない。

本発明はこれらの欠点をなくすことを目的としたもので
、本発明の目的はプロセッサの台数が増大した場合でも
ハードウェア量の増大、性能の低下をもたらさずにバッ
ファメモリと主記憶間の内容の不一致を解消できるよう
な情報処理システムを提供することにある。

また本発明の他の目的はバッファメモリと主記憶間の内
容の不一致の発生に関連する部分だけの消去を高速に行
うことを可能にする手段を提供することにある。

本発明においては書込みが行われる可能性のある情報単
位に属するデータのアクセスに際し、このデータのアド
レスにその情報単位の識別番号およびその情報単位にお
ける現在のアドレスタグを付加し、これらによりブロッ
クのバッファメモリへの登録、検索が行われる。

そして主記憶とバッファメモリ間での内容の不一致が生
じる可能性が発生した時点でこのアドレスタグを変更す
ることにより、等価的にバッファメモリから対応するデ
ータを消去しようとするものである。更に書込みが行わ
れないことが明らかな情報単位則ち読出し専用の情報単
位に対しては、アクセスに際してアドレスタグの部分を
無視することにより、アドレスタグの更新によってもバ
ッファメモリから消去されないようにすることにより、
書込みにより、その内容が変更されるデータに関しての
みバッファメモリからの消去を行うことを可能にしてい
る。

これにより、セットアソシアティブ方式のバッファメモ
リにおいて、全セットの検索を行うことなく必要な情報
単位のみをバッファメモリから高速に消去することが可
能になる。

また本発明によれば、ハードウェア量の増大は情報単位
の識別番号、アドレスタグの印加、保持、比較等のため
のデータ通路、管理テーフル、比較回路等、アドレスに
付加されたタグに関連するものだけである。

従ってプロセッサの台数が増大しても同一のハードウェ
ア構成、制御方式が使用でき、また性能低下もないとい
う特徴がある。更に、複数のプロセッサをもつマルチプ
ロセッサシステムにおいてバッファメモリをもたないプ
ロセッサが含まれている場合にも本発明が適用できると
いう特徴もある。以下、図により本発明を説明する。

第１図は本発明による情報処理システムの第一実施例を
示すブロック図である。

本実施例においては、バッファメモリは実アドレスによ
りアクセスされるものとする。

また、バッファメモリの消去の情報単位はプロセスであ
るとし、更に本実施例における情報処理システムにおい
ては、プログラムにおいて命令の格納される記憶位置と
オペランドの格納される記憶位置は分離されており、同
一のブロックには格納されないことがプログラム作成時
に保証されているものとし、またプログラム部の内容は
変更されないような方式を採用しているものとする。

このようなプログラム部とオペランド部を区別する方式
は最近の情報処理システムでよく行われている。本実施
例では、各プロセスにおけるオペランド部分が各プロセ
スを単位としてバッファメモリから消去されるものとす
る。本実施例では、バッファメモリに対するアクセスが
命令フレツチであるか、オペランド‘こ対するアクセス
であるかがアクセス要因としてメモリアクセス毎にバッ
ファメモリに印加され、これを判別することにより、そ
のアクセスされる情報が謙出し専用であるかどうかが判
定できるものとしている。

本実施例では、プロセスを消去の情報単位としているの
で、バッファメモリと主記憶間の内容の不一致の発生の
契機として、あるプロセスがあるプロセッサで実行され
た後次に他のプロセッサで実行されようとした時点（デ
ィスパッチされた時点）およびあるプロセスが入力装置
からの入力命令を出して待ち状態に入った時点が検出さ
れこれらの時点で、各プロセス毎に保持されているアド
レスタグをカウントアップすることにより、更新以前に
そのプロセスの使用していたバッファメモリの内容のう
ち、オペランドの部分だけがアクセス不能となり、消去
されたと同じ効果を果すことになる。

従って本実施例では、バッファメモリに現在格納されて
いるブロックを管理するための管理テーブルにはブロッ
クのアドレスとして主記憶アドレスだけでなく消去の情
報単位であるプロセス番号およびそのプロセスのアドレ
スタグおよびそのブロックが書込みの行われているブロ
ックであるかどうかを示す書込みビットを保持するフィ
ールドが設けられる。

検索に際してはこれらのフィールドが用いられ、更にア
クセスに際しては、そのアクセスがオペランドに対する
アクセスか、命令の議出しであるかどうかを示すアクセ
ス要因情報もバッファメモ川こ印加される。また、情報
処理システムで実行される各プ。

セスは現在の命令アドレス、条件コード、各レジスタ等
を保持するためにプロセス制御ブロックをもつが、本実
施例ではバッファメモリの管理のために、制御ブロック
には、これらの情報の外にそのプロセスが実行されたプ
ロセッサ番号およびそのプロセスの現在のアドレスタグ
値も保持される。プロセッサ番号は、バッファメモリの
消去の契機を検出するのに用いられる。なお、プロセス
制御ブロックは主記憶上におかれるものとする。本実施
例においては、前述のようにバッファメモリ８にはプロ
セッサ７のプロセッサアドレスレジスターからプロセス
番号、アドレスタグおよびアクセス要因が主記憶アドレ
スとともに送られ、アドレスレジスタ２に印加される。
プロセス番号アドレスタグはアドレスレジスタ２の第１
および第２のフィールド２１，２２に各々印加され、ま
た主記憶アドレスの上位からそれぞれブロックアドレス
部、セットアドレス部１４、ワードアドレス部１５はア
ドレスレジスタ２の第３，第４，第５のフィールド２３
，２４，２５に各々格納される。また、１ビットのアク
セス要因はアドレスレジスタ２の第６のフィールド２６
に格納される。

バッファメモリはセットアソシェイティブ方式で実現さ
れており、バッファメモリは各セット毎に主記憶上の同
一セットに属している２つのブロックを保持できるよう
に構成されている。従って現在バッファメモリに保持さ
れている主記憶のブロックを管理するための管理テーブ
ル３は各セットに対応してェントリをもち、各ェントリ
は各セットにおける２個のブロックに対応して第１およ
び第２のフィールドをもつ。

第１および第２のフィールドはさらにプロセス番号をも
つ第１および第２のプロセス番号部３１１，３２１とア
ドレスタグを保持する第１および第２のアドレスタグ部
３１２，３２２およびブロックアドレスを保持する第１
および第２のブロックアドレス部３１３，３２３、各ブ
。ックがバッファメモリで現在使用可能かどうかを示す
第１および第２の有効ビット３１４，３２４および各ブ
ロックが書込みの行われるブロックであるかどうかを示
す書込み情報ビット３１５，３２５をもつ。管理テーブ
ル３の第１および第２のフィールドのプロセス番号部３
１１，３２１、アドレスタグ部３１２，３２２、ブロッ
クアドレス部３１３，３２３の値は各々第１および第２
のプロセス番号比較回路５１１，５２１，１，第１およ
び第２のアドレスタグ比較回路５１２，５２２，第１お
よび第２のブロックアドレス比較回路５１３，５２３の
一方の入力に印加されており、これらの他の入力にはア
ドレスレジスタ２の第１，第２，第３のフィールド２１
，２２，２３の値が各々印加されている。なお、これら
の値は管理テーブル３への書込みデータとして管理テー
ブル３の第１および第２のフィールド３１１，３２１に
も印加されている。また、バッファメモリアレイ４には
主記憶アドレスのうちのブロックアドレス部２３および
セットアドレス部２４の値および制御回路６からのブ。
ツクアドレス６１がアドレスとして印加され、制御回路
からの制御信号線６３からの指令により主記憶９および
プロセッサとの間でデータ転送ができるように構成され
ている。またアドレスレジスタ２の第６のフィールドの
書込みビット２６および管理テーブルの第１および第２
の書込みビット３１５，３２５から読出された値は制御
部６（図示していないが）に印加される。

次に本実施例の動作を説明する。

まず、あるプロセッサであるプロセスがデイスパッチさ
れた時点でプロセッサは主記憶上のプロセス制御ブロッ
ク（図示せず）から、そのプロセスが以前に実行された
プロセッサ番号を示すプロセッサ番号部を読出し、これ
と現在のプロセッサ番号を比較する。

これが現在のプロセッサ番号と異なる場合には、新たな
プロセッサ番号をプロセス制御ブロックに戻し、プロセ
ッサ番号の更新を行うとともにプロセス制御ブロックか
らアドレスタグを議出し、これをカウントアップして更
新するとともにそのプロセッサ番号、アドレスタグをプ
ロセッサアドレスレジス夕１の第１および第２のフィー
ルド１１，１２に格納する。プロセッサ番号が等しい場
合にはこれらの更新は行わずにプロセス番号および読出
されたアドレスタグをプロセッサアドレスレジスタ１に
格納する。

アドレスタグのカウントアップに際して、アドレスタグ
がオーバフロゥしなかった場合には前述の動作のうちに
そのプロセスに対する実際の処理を開始する。カウント
アップに際してアドレスタグ値がオーバフロウを起した
場合には、以前の同じタグ値をもち、かつそのプロセス
に属し、書込みの行われる可能性のあるブロックがバッ
ファメモリ上に残っていないことを保証するためにバッ
ファメモリ８にそのプロセス番号とともに信号線７１を
介して消去信号を送りバッファメモリからそのプロセス
に属し、書込みの行われる可能性のあるすべてのブロッ
クの消去を起動する。

バッファメモリ８から消去完了信号が信号線６５を介し
て戻された後にそのプロセスに対する処理を開始する。
プロセスの実行に際してのプロセッサからのメモリアク
セスについては、プロセッサアドレスレジスタ１の第３
，第４，第５のフィールド１３，１４，１５に主記憶ア
ドレスが格納されるとともに信号線７１を介してバッフ
ァメモリ８に対してアクセス要因とともにアクセス要求
が印加される。このアクセス要求を受けると、バッファ
メモリの制御回路６の制御のもとに以下の動作が行われ
る。

即ち、まずプロセッサ７から送られたアドレスおよびア
クセス要因をアドレスレジスタ２に格納し、セットアド
レス部２４の値をアドレスとして管理テーブル３を読出
し、第１，第２および第３の３１１，３１２，３１３の
値を比較回路５１１，５１２，５１３，５２１，５２２
，５２３により、アドレスレジスタ２の各々対応するフ
ィールドの値と比較する第１のフィールドで一致が検出
されたとき、即ち管理テーブル３から謙出された対応す
る有効ビットが１でかつアドレスレジスタ２の第６のフ
ィールド２６の書込みビットが１でかつ第１のプロセス
番号比較回路５１１、アドレスタグ比較回路５１２、お
よびブロックアドレス比較回路５１３がともに一致検出
信号を出力したときあるいはアドレスレジスタ２の第６
のフィールドが０でかつ、第１のプロセス番号比較回路
５１１、ブロックアドレス比較回路５１３が一致検出信
号を出力した場合には、バッファメモリアレイ４の第１
ブロックに要求された情報が格納されていることになり
、信号線６３を介してバッファメモリアレイ４に対して
アクセスが行われる。同様に、第２のフィールドで一致
が検出された場合には、バッファメモリアレイ４の対応
するセットの第２のブロックに対してアクセスが行われ
る。この第１および第２のブロックの指定に制御回路６
から出力されるブロックアドレス線６１により指定され
る。

第１および第２のフィールドのいずれにおいても一致が
検出されないのは次の２つの場合である。即ち、アドレ
スレジスタ２の書込みビット２６が１の場合で、第１お
よび第２のプロセス番号比較回路５１１，５１２、アド
レスタグ比較回路５１２，５２２、フロックァドレス比
較回路５１３，５２３のいずれかで不一致が検出された
場合、あるいは書込みビットが０で第１および第２のプ
ロセス番号比較回路５１１，５２１，ブロックアドレス
比較回路５１３，５２３のいずれかで不一致が検出され
た場合である。

このとき、バッファメモリアレイ４には要求されたブロ
ックが格納されていないことになり、そのブロックにバ
ッファメモリを割当てる必要がある。まず、バッファメ
モリの第１および第２のブロックのいずれか一方を選択
し、管理テーブルの選択された第１および第２のフィー
ルドのプロセス番号部、アドレスタグ部、ブロックアド
レス部、書込みビットに要求のあったアドレスに対応す
る値を書込み、有効ビットを０にする。それとともに主
記憶に対して信号線６４を介してブロック転送要求を出
す。転送が終了した後、管理テーブル３のうちの対応す
る有効ビットを１に書き替え、バッファメモリに対して
アクセスを行う。また、プロセッサからプロセス番号と
ともに信号線７１を介してバッファメモリの消去信号が
印加された場合には制御回路６の制御のもとに、次の動
作が行われる。

即ち、まず、 １ プロセス番号をアドレスレジスタ２の第１のフィー
ルド２１に格納するとともに、制御回路６に設けられた
セットアドレスカウンタ６２の値をリセットする。

２ 次に、セットアドレスカウンタ６２の値により、管
理テーブル３を議出し、第１および第２のプロセス番号
比較回路５１１，５２１により、管理テーブルから読出
されたプロセス番号とアドレスレジスタ２のプロセス番
号を比較する。

そして、対応するブロックが書込みの行われるブロック
の場合、即ち管理テーブル３から読出された書込みビッ
トが１の場合には対応する比較回路５１１または５２１
が一致を検出した場合に、対応する有効ビットを０にリ
セットし、これを管理テーブルに書き戻す。

書込みビットが０の場合には消去する必要がないので、
有効ビットのリセットは行わない。３ セットアドレス
カウンタ６２をカウントアップした後、２の動作を行う
。

４ ２，３の動作をセットアドレスカウンタがオーバフ
ロウするまで行った後、プロセッサ７に対して信号線６
５を介して消去完了信号を送る。

以上１から４までの動作により指定されたプロセスで使
用されたバッファメモリのブロックのうち書込みによる
内容の変更の行われるデ−外こ対する消去が行われたこ
とになる。

次に、本発明の第２の実施例を第１図および第２図によ
り説明する。

本実施例においては、情報処理システムは、プログラム
の論理的な単位であるセグメントを主記憶への割当ての
単位とするセグメンテーション方式の仮想記憶を採用し
ているものとし、バッファメモリも実主記憶アドレスで
はなく仮想アドレスによって管理されるものとしている
。

また、バッファメモリの消去はセグメントを単位として
行われるとし、更に書込みの行われるセグメントだけが
必要に応じて消去されるものとする。

なお、第２図は本実施例におけるプロセッサ７のブロッ
ク図を示すものである。これを実現するために、本実施
例においては各セグメント毎にアドレスタグおよびその
セグメントがアクセスされた最後のプロセッサ番号が管
理される。

これらは、主記憶上のセグメント記述子の内におかれる
。本実施例では、メモリアドレスＡは第２図に示すよう
に、プロセッサ７内に設けられるセグメント記述子レジ
スタＳＤＲの指定番号ＲＮおよびセグメント内変位Ｄで
表わされる。

セグメント記述子レジスタＳＤＲの各ヱントリはセグメ
ントアドレスおよび対応するアドレスタグをもつ。

このような構成の情報処理システムにおいてはあるプロ
セスがあるプロセッサでデイスパツチされる時点でその
プロセスが使用できるセグメントがチェックされ、正当
なセグメントであることがチェックされた後、このセグ
メントのアドレスＡおよび主記憶上のセグメント記述子
から読出されたそのセグメントに対して書込みが許され
るかどうかを示す書込み情報Ｗ、セグメント長ＳＬ等が
対応するセグメント記述子レジスタＳＤＲに格納される
。

あるプロセスで使用できるセグメントがセグメント記述
子レジスタＳＤＲに登録し終ったところで実際のプロセ
スの処理が開始される。従って、本実施例においては、
ディスパッチにおけるバッファメモリからの消去すべき
セグメントのチェックに際して、セグメント記述子にお
けるプロセッサ番号と、現在のプロセッサ番号を比較し
、等しい場合にはそのま封こし、異なる場合にはこれを
更新するとともに、アドレスタグＡＴも更新し、更新さ
れたアドレスタグをセグメント記述子レジスタにも登録
する。また、本実施例では入出力動作は入出力制御プロ
セッサにより行われるものとする。

また、各入出力動作に際してあるプロセスが入出力動作
を起動した場合には入出力制御プロセッサは、起動され
た入出力動作に関連するセグメントをチェックし、関連
するセグメント記述子のプロセッサ番号を更新しておく
。また、本実施例においては、あるセグメントがいくつ
かのプロセスで使用されるような場合にはそのセグメン
トの使用に際してそのセグメントを専有するために命令
および専有を解除するための命令が用意されている。

プロセッサはこの命令の実行に際してこのセグメントが
他のプロセスで使用中でない場合には、プロセッサ内の
セグメント記述子レジスタに対応するセグメントを登録
する。このとき、セグメント記述子レジスタのプロセッ
サ番号と、現在のプロセッサ番号を比較して、異なる場
合にはアドレスタグの更新を行う。

また、同時に、主記憶中のセグメント記述子があるプロ
セスで専有されていることを示すビットをセットする。
専有の解除に際しては、先に登録されたセグメント記述
子レジスタが無効にされる。以上のアドレスタグの更新
の契機において、アドレスタグがオーバフロウした場合
には、前述の第１の実施例と同様な処理が行われる。ま
た本実施例では、仮想アドレスはプロセスに関する情報
も含んでいるものとし、情報処理システム内においては
、仮想アドレスにより、ある情報が一意に指定できるも
のとする。

プロセッサからのメモリアクセスに際しては、プロセッ
サ７はプロセッサ内のセグメント記述子レジスタＳＤＲ
を介してセグメントアドレスＡＳ、アドレスタグＡＴお
よび書込み情報Ｗを議出し、これら、およびセグメント
内変位Ｄをプロセッサアドレスレジスターに格納し、バ
ッファメモリ８に対してセグメントを要求する。

以下の動作に関しては、第１の実施例における消去の情
報単位であるプロセス番号がセグメントアドレスにおき
かわり、書込まれる可能性のある情報であるかどうかを
示すためのアクセス要因ビットのかわりにプロセッサア
ドレスレスタの書込みビットの値が使用される点で異な
り、またバッファメモリ８で必要な情報が見出されない
場合には、セグメント記述子レジスタ上のセグメントア
ドレスから得られる実主記憶アドレスＰＡが主記憶に対
するブロック転送の要求に際して用いられる点が異なっ
ているが、他は第１の実施例と同様の動作が行われる。

以上本発明のいくつかの実施例を説明したが、これらの
説明より明らかなように、本発明の主旨はプロセスの切
り替り等バッファメモリと主記憶間の内容の不一致が発
生する可能性の生じた契機に、メモリ上の情報の消去の
情報単位毎に付加したアドレスタグを切換えることによ
り、実効的にその消去すべき情報単位に属する書換えの
可能性のある情報だけをバッファメモリから消去するこ
とにより主記憶とバッファメモリ間の内容の不一致を解
消しようとするものであり、この主旨に反しない限りい
くつかの実現方式が可能なことは明らかであろう。例え
ば、消去のための情報単位毎に設けるアドレスタグのビ
ット数も実現に際して適当な値が選択でき、充分に長い
ビット数を与えることによりアドレスタグ値のオーバフ
ロウにおけるバッファメモリの全セット検索による消去
を実質的に行わなくても済むようにすることも可能であ
る。

また、第１の実施例においては、プロセス番号とアドレ
スタグはプロセッサが保持しているとしたが、必ずしも
このような構成にする必要はなくこれらを保持するレジ
スタをバッファメモリ側に用意し、プロセスのディスパ
ツチに際してこれらを主記憶のアドレス線を介して送る
ように構成することもできる。また、第１の実施例にお
いては、バッファメモリは実主記憶アドレスにより管理
されているとしているが、仮想アドレスにより管理され
ているとしてもよい。

但し、バッファメモリに必要なブロックが存在しない場
合の主記憶からのブロック転送に際しては実アドレスに
より主記憶をアクセスするための制御が必要となろう。

また、仮想アドレスにプロセスに関する情報が含まれて
いない場合には、第１の実施例と同じくプロセス番号を
付加し、これでバッファメモリの管理を行えばよいが、
仮想アドレスに既にプロセスに関する情報が含まれてい
る場合には、この情報をプロセス番号として使用できる
ことは自明である。また、第２の実施例においては、プ
ロセッサアドレスレジスタに書込みビットが設けられて
いるとしているが、セグメントアドレス内にそのセグメ
ントが書込みの許されるセグメントであるかどうかを示
す情報が含まれている場合には、この情報を書込みビッ
トのかわりに使うこともできる。

以上の本発明の実施例の説明においては本発明の主旨と
は直接関連がないので制御回路の具体的構成等は省略し
てあるが、これらは従来知られている方法で実現できる
ことは明らかであろう。また、バッファメモリにブロッ
クが見出されない場合に新しいブロックを取込むべき位
置の決定の仕方、あるいは主記憶とバッファメモリ間の
ブロックの転送およびこれに関連する有効ビットの取扱
い、書込み動作に際しての主記憶への書込み等について
も本発明とは直接関係がないのでその説明は省略してあ
るがこれらは従来知られている方式によって行われるも
のである。また、プロセスのディスパツチに際して、そ
のヂィスパッチが行われることにより、内容の不一致が
生じる可能性があることを検出するために行わせる以前
に実行されたプロセッサ番号と現在のプロセッサ番号の
チェック等は特別にハードウェアを設けてもよいが、通
常の機械的命令、あるし、はマイクロプログラムによっ
ても実現できるのであろう。

第１の実施例において入力装置からの入力動作による内
容の不一致の発生を防ぐためには、入力動作の起動に際
してプロセッサがアドレスタグの更新を行うかあるいは
入出力動作を行う入出力プロセッサがこの処理を行う。

あるいは入力動作が終了しそのプロセスがプロセッサで
デイスパッチされた時点で、そのプロセスが直前に入出
力プロセッサで入力動作を行ったことを検出した時点で
行う等いくつかの方法があり、そのいずれを採用しても
よい。また、第１の実施例ではプロセス制御のブロック
は主記憶内に設けられるとしているが、プロセッサ内の
特別な記憶位置を設け、これに格納することも可能であ
ろう。

また、第１の実施例ではいくつかのプログラムで共用さ
れるデータについてはこれを取扱うために特別のプロセ
スが設けられ、これを各プログラムが呼ぶことによって
行われるとしており、従って特定のデータを同時に複数
のプロセスが使用しないものとしているが、複数のプロ
セスが主記憶上の同一のデータをアクセスするような構
成のシステムにおいては第２の実施例と同様にデータの
ロックを行う時点を契機としてプロセスのアドレスタグ
を切換えることにより、バッファメモリと主記憶間の矛
盾の発生を阻止できる。

【図面の簡単な説明】

第１図は本発明による情報処理システムの第１の実施例
を示すブロック図、第２図は本発明による情報処理シス
テムの第２の実施例におけるプロセッサ７を示すブロッ
ク図である。 図において、１はプロセッサアドレスレジスタ、２はア
ドレスレジスタ、３は管理テーブル、４はバツフアメモ
リアレイ、５１１，５１２，５１３，５２１，５２２，
５２３，６は制御回路、７プロセッサ、８はバッファメ
モリ、９は主記憶装置を示す。 オ２図 オー図

Claims (1)

【特許請求の範囲】
1. １ 主記憶装置上の情報をブロツクを単位として保持す
   るバツフアメモリをもつプロセツサを含む情報処理シス
   テムにおいて、メモリアドレスにバツフアメモリから消
   去される情報単位の識別番号、前記識別番号に対応する
   アドレスタグおよび前記情報単位が書込みの行われる情
   報単位であるかどうかを示す書込み情報を付加する手段
   と、前記情報単位毎に現在のアドレスタグおよび前記情
   報単位が直前に使用されたプロセツサ番号を保持する手
   段と、前記保持されたプロセツサ番号および現在のプロ
   セツサ番号を用いて主記憶とバツフアメモリの内容の不
   一致に関連する契機を検出する手段と、前記検出された
   契機において前記アドレスタグ値を更新する手段と、前
   記情報単位名、対応するアドレスタグ、メモリアドレス
   におけるブロツクアドレスを用いて管理テーブルの内容
   を検索し前記書込み情報が１の場合にて、前記情報単位
   名アドレスタグ、ブロツクアドレスが、アクセスが要求
   されたアドレスの各フイールドとともに一致した場合に
   、前記書込み情報が０の場合にて、前記情報単位名およ
   びブロツクアドレスが一致した場合に対応するバツフア
   メモリのブロツクに対してアクセスする手段をもつバツ
   フアメモリを具備し、各消去のための情報単位に設けら
   れたアドレスタグの更新により、当該情報単位をバツフ
   アメモリか消去すると等価の効果を生じさせることによ
   り主記憶装置とバツフアメモリ間の内容の不一致により
   生ずる論理矛盾の発生を阻止することを特徴とする情報
   処理システム。