JPH087712B2 - キャッシュ・メモリ装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ページまたはプロセス単位で更新されたデ
ータをフラッシュするキャッシュ・メモリ装置に関する
ものである。

〔従来の技術〕

コピー・バック方式のキャッシュ・メモリ装置では、
プロセッサがデータの書き込みを要求した場合、キャッ
シュ・メモリ内の指定されたエントリーは更新される
が、主記憶装置は更新されない。したがって、周辺装置
があるアドレスのデータを要求した場合には、キャッシ
ュ・メモリ装置が要求されたデータを持っいて、しか
も、そのデータが更新されて主記憶装置の内容と異なる
場合は、同データを主記憶装置に書き込まなければなら
ず、このデータの主記憶装置への書き込み動作を一般に
フラッシュの呼称している。

キャッシュ・メモリ装置のタグメモリのタグエントリ
ーは、そのエントリーが有効であることを示すバリッド
・ビットと、同データが既に更新されたことを示すダー
ティ・ビットおよび同データのアドレスの上位部を格納
したアドレスタグを有しており、フラッシュが要求され
ると指定されたエントリーをフラッシュすべきか否かが
判定される。この判定方法としては、 １） 要求されたアドレスとタグエントリーのアドレス
タグとを比較して、両方が一致し、かつバリッド・ビッ
トとダーティ・ビットが共にセットされている場合にフ
ラッシュを行うものと、 ２） アドレスを無視して、バリッド・ビットとダーテ
ィ・ビットが共にセットされている場合にフラッシュを
行うもの、 との二つの方法がある。

第３図は従来のキャッシュ・メモリ装置の一例を示す
ブロック図である。なお、同図に示された従来のキャッ
シュ・メモリ装置のサイズは2kバイトである。

第３図に示した従来のキャッシュ・メモリ装置は、通
常の読み出しの場合、アドレス（８）の下位部９ビット
のオフセット（９）によって、タグメモリ（１）のタグ
エントリー（５）と、データメモリ（２）のデータエン
トリー（６）が読み出される。比較器（３）はアドレス
（８）の上位（11）と読み出されたタグエントリー
（５）のアドレスタグ（４）とを比較して、両方が一致
し、かつタグエントリー（５）のバリッド・ビット
（Ｖ）がセットされている場合にはデータメモリ（２）
から読み出されたデータが有効であることを示すヒット
信号（12）を出力する。また、比較器（３）にフラッシ
ュ要求信号（25）が与えられると、同比較器（３）はア
ドレス（８）の上位（11）と、読み出されたタグエント
リー（５）のアドレスタグ（４）とが比較され、両方が
一致し、かつタグエントリー（５）のバリッド・ビット
（Ｖ）とダーティ・ビット（Ｄ）が共にセットされてい
る場合には、フラッシュ有効信号（21）を出力し、読み
出しされたデータを主記憶装置上に書き込むように構成
されている。

〔発明が解決しようとする課題〕

ところで、通常、フラッシュの要求はページ単位また
はプロセス単位で行われることが多いが、このような場
合、上記した従来構成のキャッシュ・メモリ装置では次
のような問題点が生じる。

すなわち、ページ単位でフラッシュされる場合、前述
した１）の方法によると、キャッシュ・メモリとサイズ
がページサイズよりも小さい場合にも、ページに含まれ
るエントリー数だけフラッシュの要求を出してキャッシ
ュ・メモリの検索を行わなければならないという問題点
を生じる。

例えば、ページサイズが8kバイト、キャッシュ・メモ
リのサイズが2kバイト、エントリーのサイズが４バイト
の場合では、キャッシュ・メモリのエントリー数は512
であるが、ページのエントリー数は2048であり、キャッ
シュ・メモリの検索はページのエントリー数2048だけ行
わなければならないことになる。

一方、２）の方法によると、キャッシュ・メモリの検
索回数は512回であるが、要求されていないページのエ
ントリーまでフラッシュしてしまうことになり、バスの
占有率の増加や、キャッシュ・メモリのヒット率の低下
をもたらすという問題点がある。

また、プロセスが一つのプロセッサから他のプロセッ
サに移った場合には、そのプロセスが前のプロセッタで
更新したキャッシュ・メモリのデータを全て主記憶装置
上に書き込む必要があり、この場合にも前述と同様の問
題点を生じるものであった。

本発明は、このような問題点に鑑みてなされたもの
で、少ない検索回数で更新されたデータのフラッシュが
可能なキャッシュ・メモリ装置を提供することを目的と
するものである。

〔課題を解決するための手段〕

上記目的を達成するために本発明のキャッシュ・メモ
リ装置は、タグメモリと、複数のタグエントリーのそれ
ぞれに対応したデータエントリーを有するデータメモリ
と、比較器とを備え、タグメモリはページ番号を含むア
ドレスタグと、バリッド・ビットおよびダーティ・ビッ
トを含む複数のタグエントリーとを有すると共に、入力
されたアドレスによって複数のタグエントリーの一つを
読み出すように構成され、比較器はタグエントリーとア
ドレスおよびページ・フラッシュ要求信号が与えられる
とタグエントリー中に含まれているアドレスタグ中のペ
ージ番号とアドレス中のページ番号とを比較して、両方
の番号が一致し、かつタグエントリーのバリッド・ビッ
トとダーティ・ビットが共にセットされている場合には
フラッシュ有効信号を出力し、あるいはプロセス・フラ
ッシュ要求信号が与えられると、タグエントリー中のプ
ロセス識別番号と、入力されたプロセス指定番号とを比
較して、両方が一致し、かつタグエントリーのバリッド
・ビットとダーティ・ビットが共にセットされている場
合にはフラッシュ有効信号を出力するように構成したも
のである。

〔作用〕

本発明は上記構成により、通常の書き込みおよび読み
出しの要求に対しては、タグメモリが与えられたアドレ
スによってタグエントリーおよびデータエントリーが読
み出され、比較器によってアドレスと、タグエントリー
のアドレスタグとが比較される。ページ・フラッシュ要
求信号によってページの単位のフラッシュが要求される
と、タグエントリー中のページ番号だけがアドレス中の
ページ番号と比較され、両方の番号が一致して、かつバ
リッド・ビットとダーティ・ビットが共にセットされて
いる場合に、フラッシュ有効信号を出力してデータを主
記憶装置上に書き込み、あるいは、タグエントリーがプ
ロセスを示すプロスセ識別番号を有するものでは、プロ
セス・フラッシュが要求されると、プロセス指定番号と
タグエントリー中のプロセス識別番号とを比較して、両
方の番号が一致し、かつバリッド・ビットとダーティ・
ビットが共にセットされていると、フラッシュ有効信号
を出力して、データを主記憶装置上に書き込むので、キ
ャッシュ・メモリ装置のエントリーの数だけ検索するだ
けで、ページまたはプロセス単位で更新された全てのデ
ータをフラッシュすることができる。

〔実 施 例〕

以下、本発明の実施例について図面を参照しながら詳
細に説明する。

第１実施例 第１図は本発明に係るキャッシュ・メモリ装置の第１
実施例を示す。第１図において、前記従来例と構成が対
応する部分には共通の符号を付してある。

第１図において、（１）はタグメモリ、（２）はデー
タメモリ、（３）は比較器である。タグメモリ（１）は
バリッド・ビット（Ｖ）とダーティ・ビット（Ｄ）およ
びアドレスタグ（４）を含む複数のタグエントリー
（５）を有し、データメモリ（２）はタグエントリー
（５）のそれぞれに対応したデータエントリー（６）を
有している。

この実施例のキャッシュ・メモリ装置はダイレクト・
マップ方式であって、この例ではページサイズを8kバイ
ト、キャッシュ・メモリのサイズが2kバイト、データエ
ントリー（６）のサイズを４バイトとすると共に、アド
レスの最上位19ビットをページを指定するページ番号と
する。したがって、このキャッシュ・メモリ装置は512
エントリーを有し、タグエントリー（５）のアドレスダ
グ（４）はアドレスの上位21ビットを有すると共に、19
ビットのページ番号（７）を有するものである。

通常の書き込みおよび読み出しの要求に対しては、ア
ドレスの下位９ビットのオフセット（９）を用いてタグ
エントリー（５）およびデータエントリー（６）が読み
出され、比較器（３）によってアドレスの上記21ビット
（11）と、タグエントリー（５）の21ビットのアドレス
タグ（４）とが比較される。

そして、ページ・フラッシュ要求信号（20）によって
ページ単位のフラッシュが要求されると、タグエントリ
ー（５）中のページ番号（７）だけがアドレス中のペー
ジ番号（10）と比較され、両方の番号が一致して、かつ
バリッド・ビット（Ｖ）とダーティ・ビット（Ｄ）が共
にセットされている場合に、フラッシュ有効信号（21）
を出力してデータを主記憶装置（図示せず）上に書き込
むものである。書き込み時に使用されるアドレスはオフ
セット（９）とアドレスタグ（４）とにより作成され
る。

次いで、アドレスの９ビットのオフセット（９）を順
にインクリメントしてキャッシュ・メモリ装置の全エン
トリーを１回ずつ検索する、つまり512回検索するだけ
で、指定されたページ内で更新された全てのデータがフ
ラッシュされるものである。

第２実施例 第２図に本発明に係るキャッシュ・メモリ装置の第２
実施例を示す。第２図において、前記第１実施例と構成
および作用が共通する部分には共通の符号を付して、重
複を避けるためにその説明を省略する。

タグエントリー（５）は前記第１実施例と同じくバリ
ッド・ビット（Ｖ）とダーティ・ビット（Ｄ）アドレス
タグ（４）とを有する他にプロセスを示すプロセス識別
番号（24）を有している。プロセス・フラッシュ要求信
号（22）によって、プロセス単位のフラッシュが要求さ
れると、アドレスの９ビットのオフセット（９）によっ
てキャッシュ・メモリ装置のタグエントリー（５）およ
びデータエントリー（６）を読み出し、与えられたプロ
セス指定番号（23）とタグエントリー（５）中のプロセ
ス識別番号（24）とを比較して、両方の番号が一致し、
かつバリッド・ビット（Ｖ）とダーティ・ビット（Ｄ）
が共にセットされていると、フラッシュ有効信号（21）
を出力して、データを主記憶装置上に書き込むものであ
る。

次いで、アドレスの９ビットのオフセット（９）を順
にインクリメントしてキャッシュ・メモリ装置の全エン
トリーを１回ずつ検索するだけで、つまり512回の検索
で、指定されたプロセスによって更新された全てのデー
タがフラッシュされるものである。

〔発明の効果〕

以上説明したように本発明のキャッシュ・メモリ装置
によるときは、タグエントリーとアドレスおよびページ
・フラッシュ要求信号が与えられるとタグエントリー中
のページ番号とアドレス中のページ番号とを比較して、
両方の番号が一致し、かつタグエントリーのバリッド・
ビットとダーティ・ビットが共にセットされている場合
にはフラッシュ有効信号を出力し、あるいはプロセス・
フラッシュ要求信号が与えられると、タグエントリー中
のプロセス識別番号と、入力されたプロセス指定番号と
を比較して、両方が一致し、かつタグエントリーのバリ
ッド・ビットとダーティ・ビットが共にセットされてい
る場合にはフラッシュ有効信号を出力するようにしてい
るので、至って簡単に構成でき、しかも、キャッシュ・
メモリ装置のエントリー数だけ検索するだけで、ページ
またはプロセス単位に更新されたデータをフラッシュで
きるという従来にない優れた効果を奏するものとなっ
た。

【図面の簡単な説明】

第１図は本発明の第１実施例に係るキャッシュ・メモリ
装置を示すブロック図、第２図は本発明の第２実施例に
係るキャッシュ・メモリ装置を示すブロック図、第３図
は従来例に係るキャッシュ・メモリ装置を示すブロック
図である。 （１）……タグメモリ、（２）……データメモリ、
（３）……比較器、（４）……アドレスタグ、（５）…
…タグエントリー、（６）……データエントリー、
（７）……ページ番号、（20）……ページ・フラッシュ
要求信号、（21）……フラッシュ有効信号、（22）……
プロセス・フラッシュ要求信号、（23）……プロセス指
定番号、（24）……プロセス識別番号。

Claims (2)

【特許請求の範囲】
1. 【請求項１】タグメモリとデータメモリと比較器とを備
   え、前記タグメモリはページ番号を含むアドレスタグ
   と、バリット・ビットおよびダーティ・ビットを含む複
   数のタグエントリーとを有すると共に、入力されたアド
   レスによって前記複数のタグエントリーの一つを出力す
   るように構成され、前記データメモリは前記複数のタグ
   エントリーのそれぞれに対応したデータエントリーを有
   するものであり、前記比較器は前記タグエントリーとア
   ドレスおよびページ・フラッシュ要求信号が与えられる
   とタグエントリーに含まれているアドレスタグ中のペー
   ジ番号と前記アドレスのページ番号とを比較して両方の
   ページ番号が一致しかつタグエントリー中のバリッド・
   ビッドとダーティ・ビットが共にセットされている場合
   にフラッシュ有効信号が出力するように構成されている
   ことを特徴とするキャッシュ・メモリ装置。
2. 【請求項２】タグメモリとデータメモリと比較器とを備
   え、前記タグメモリはアドレスタグ、プロセス識別番号
   およびバリッド・ビットと、ダーティ・ビットを含む複
   数のタグエントリーとを有すると共に、入力されたアド
   レスによって前記複数のタグエントリーの一つを出力す
   るように構成され、前記データメモリは前記複数のタグ
   エントリーのそれぞれに対応したデータエントリーを有
   するものであり、前記比較器は前記タグエントリーとプ
   ロセス指定番号およびプロセス・フラッシュ要求信号を
   入力として前記プロセス・フラッシュ要求番号が与えら
   れると前記タグエントリーのプロセス識別番号と前記プ
   ロセス指定番号とを比較して両方の番号が一致しかつ前
   記タグエントリーに含まれているバリット・ビットとダ
   ーティ・ビットが共にセットされている場合にフラッシ
   ュ有効信号を出力し、読み出された前記タグエントリー
   に対応する前記データエントリーのデータを主記憶装置
   へ書き込むことを特徴とするキャッシュ・メモリ装置。