JPS603696A - 画面の重ね合せ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の属する技術分野 本発明は、複数の画面メモリに記憶されている　−複数
の画面信号を優先度を設けて重ね合せる画面の重ね合せ
装置に関するものである。

従来技術とその問題点 従来、ＣＲＴディスプレイ装置等の表示装置に重ね合せ
画面を表示させるため、その前段において画面の重ね合
せ装置が用いられている。

第１図は２画面の重ね合せの原理を説明するためのＩ！
ｌｉ念図であり、透明（Ｔ）な背景中に描かれた赤色（
Ｒ）の円からなる画面Ａと、透明な背景中に描かれた青
色（Ｂ）の長方形からなる画面Ｂとを重ね合せる場合２
両者を単に重ね合せると同図Ｃ゛に示すように、ＲとＢ
の重ね合せ部分は加色混合によりマゼンダ色（Ｍ）とな
る。しかしながら２画面Ａが人物像で画面Ｂがその背景
となるべき遠景であるような場合等には、同図Ｃに示す
ように画面Ａに優先度を設けて重ね合せを行いたいこと
もある。

第２図は、上記優先型ね合せを行うための従来装置の構
成ブロック図であり、３個の画面層重ね合せる場合を例
示している。１乃至３は重ね合せるべき３個の画面のそ
れぞれを格納する画面メモリ、１１乃至１３はバスドラ
イバ、１４乃至１６はデータバス、１７はバスセレクタ
、１８は優先判定回路、２０はビデオ信号発生回路に連
なるデータバスである。画面メモリ１乃至３から対応の
バスドライバ１１乃至１３を経て対応のデータバス１４
乃至１６に出力された画面信号は、ハスセレクタ１７　
と優先判定回路１８に結合する。優先判定回路１８は、
各データバス上の画面信号の優先度及び画面信号が透明
であるか否かに応じてデータバス２０に接続すべきデー
タバスを選択し、バス選択信号を信号ＩＦｆＡ１９によ
りバスセレクタ１７に出力する。画面メモリ１，２及び
３の順に画面信号に優先度が設けられているものとすれ
ば、優先判定回路１８により９次のような規則に従って
データバス１４乃至１６が選択される。画面メモリ１の
出力が透明でない時には、無条件にデータバス１４が選
択される。画面メモリ１の出力が透明で且つ画面メモリ
２の出力が透明でない時には、データバス１５が選択さ
れる。画面メモリ１及び２の出力が透明である場合だけ
、データバス１６が選択される。

上記従来例においては２画面メモリの個数に対応したデ
ータバスが必要となり、データバス部分が複雑・高価に
なるという問題がある。このため、重ね合せる画面の枚
数や９表示色数（データバス当りの信号線数）が制限さ
れてしまうという問題が生じる。

発明の目的 本発明は、上記従来の問題点に鑑みてなされたものであ
り、その目的は、データバス部分の簡易化、低廉化を図
った画面の重ね合せ装置を提供することにある。　・ 発明の要点 上記目的を達成する本発明は、各画面メモリが共通デー
タバスへの出力を制御する出力制御回路１２′＠劾制■
５は゛托０１パリが　１らの読出しデータが透明でない
場合には、自己より低い優先度の画面メモリの出力制御
回路に共通データバスへの出力の禁止を指令する手段；
及び自己の画面メモリからの読出しデータが透明である
場合又は自己より高い優先度の画面メモリの出力制御回
路から前記出力禁止指令を受けた場合には、前記共通デ
ータバスへの出力を禁止する手段を備えるように構成さ
れている。

以下１本発明の更に詳細を実施例により説明する。

発明の実施例 第３図は本発明の一実施例の構成ブロック図であり９本
図中東２図と同一の参照符号を付したものは第２図に関
し既に説明したと同一の構成要素である。

４乃至６は各画面メモリ１乃至３に付加された出力制御
回路、７乃至９は出力禁止回路、２１は共通データバス
、２２．２３は禁止信号線である。

各画面メモリの赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）及
び黒色（Ｂ　Ｌ）信号は、対応の出力禁止回路とハスド
ライバを経て共通データバス２１の対応の信号線Ｒ，Ｃ
，，Ｂ及びＢＬに結合される。本実施例においては９画
面メモリ１，２及び３の順に優先度が設定されている。

最高の優先度を有する画面メモリ１に付随する出力制御
回路４は、自己の画面メモリからの読出しデータが透明
でない場合、即ちＲ，Ｇ及びＢのいずれかが“０″でな
い場合、３人カアンドゲート４１．インバータ４２．４
３を介して禁止信号線２２に論理の“０”を出力する。

この禁止信号線２２上に出力された禁止信号は１画面メ
モリ１より低い優先度の画面メモリ２及び３の出力制御
回路５及び６に共通データバス２１への出方の禁止を指
令する。

同様に１次に高い優先度を有する画面メモリ２に付随す
る出力制御回路５は、自己の画面メモリからの読出しデ
ータが透明でない場合、即ちＲ２Ｏ及びＢのいずれがか
“０”でない場合、３人カアンドゲート５１．インバー
タ５２．５３を介して禁止信号線２３に論理の“０″を
出力する。

禁止信号線２３上に出力された禁止信号は２画面メモリ
２よりも低い優先度の画面メモリ３の出力制御回路６に
共通データバス２１への出力の禁止を指令する。

最低の優先度を有する画面メモリ３に付随する出力制御
口１洛６は、他の出力制御回路４．５にその出力の禁止
を指令する手段を備えていない。

画面メモリ１に付随する出力制御回路４は、自己の画面
メモリからの読出しデータが透明である場合、即ちＲ，
Ｇ及びＢのいずれもが０”である場合、３人カアンドケ
ート４１．インバータ４２を介して出力禁止回路７に論
理の０”を出力する。これを受けた出力禁止回路７は１
画面メモリ１とバスドライバ１１間を分離することによ
り画面メモリ１の出力が共通データバス２１に結合され
ることを禁止する。

画面メモリ２に付随する出力制御回路５は、自己の両面
メモリからの読出しデータが透明である場合、又は自己
より高い優先度の画面メモリ１の出力制御回路４から禁
止信号線２２．インパーク５５を介して前記出力禁止指
令を受けた場合、ノアゲート５４を介して出力禁止回路
８に論理の“０”を出力する。これを受けた出力禁止回
路８は、画面メモリ２とバスドライバ１２間を分離する
ことにより画面メモリ２の出力が共通データバス２１に
結合されることを禁止する。

最低の優先度を有する画面メモリ３に付随する出力制御
回路６は、自己の画面メモリからの続出しデータが透明
である場合、又は自己より高い優先度の画面メモリーも
しくは２の出力制御回路４もしくは５から禁止信号線２
２．インバータ６３もしくは禁止信号線２３．インバー
タ６４を介して前記出力禁止指令を受けた場合、ノアゲ
ート６２を介して出力禁止回路９に論理の′０”を出力
する。これを受けた出力禁止回路９は２画面メモリ３と
バスドライバ１３間を分離することにより画面メモリ３
の出力が共通データバス２１に結合されることを禁止す
る。

第４図は２本発明の他の実施例の構成ブロック図である
。この例では全ての画面メモリに付随す　〉る出力制御
回路１００が負論理で同一に構成されており、従って３
系統の画面メモリのうち１系統のみが図示されている。

この例は、優先度設定レジスタ１０８の設定により各画
面メモリの重ね合せの優先度を動的に変更゛できる構成
となっている。

最高の優先度を有する画面メモリに付随する出力制御回
路　００は、優先度設定レジスタ１０８内ニα−“”、
β−“１”を設定する。これにより、２人力ナンドゲー
ト１０３の出力はインバータ１０２の出力に関係なく常
に“°１゛となるが、自己の画面メモリの読出しデータ
が透明でない場合、即ちＲ，Ｃ及びＢのいずれがが”　
ｏ　”でない場合には、インバータ１０２の出力が“１
”になるのに応じて２人力ナンドゲート１０４の出力は
“０゛となり、禁止信号線２２に禁止信号が出力される
。また、２人力ナンドゲート１０３，３人カアンドゲー
ト１０６の出力はβが“１°゛であることにより、他の
入力に無関係に“０”となり。

従ってＲ，Ｇ及びＢのいずれがが“０″でない場合には
ノアゲート１０５の出方が“１”となって出力禁止回路
２００により画面メモリの出力が共通データバス２１に
結合される。

これに対して９次に高い優先度を有する画面メモリー付
随する出力制御回路１００は、優先度設定レジスタ１．
０８内にα＝“１”、β＝″０″を設定する。これによ
り、２人力ナンドゲート１０４の出力はインバータ１０
２の出力に関係なく常−に“１″となるが、自己の画面
メモリのＲ，Ｇ及びＢのいずれかが“０”でない場合に
は、インバータ１０２の出力が“１”になるのに応じて
２人力ナンドゲート１０３の出力は“０”となり、禁止
信号線２３に禁止信号が出力される。また、３人カアン
ドゲート１０６の出力は、αが１″°であることにより
他の入力に無関係に“０”となるが、２人カアンドゲー
ト１０７の出力は禁止信号線２２に禁止信号が出力され
ていない場合にのみ“０゛となる。従って自己の画面メ
モリのＲ，Ｇ及びＢのいずれかが“０”でな（且つ禁止
信号線２２に禁止信号が出力されていない場合には、ノ
アゲート１０５の出力が“１″となって出力禁止回路２
００により画面メモリの出力が共通データバス２１に結
合される。

最低の優先度を有する画面メモリに付随する出力制御回
路１００は、優先度設定レジスタ１０８内にα−“０”
、β＝“０”を設定する。これにより、２人力ナンドゲ
ート１０３，１０４の出力はインバータ１０２の出力に
関係なく常に１”となり、禁止信号線２２．２３には禁
止信号が出力されない。また、２人カアンドゲート１０
７゜３人カアンドゲート１０６の出力は、禁止信号線２
２．２３に禁止信号が出力されていない場合にそれぞれ
０”となる。従って、自己のＲ，Ｇ及びＢのいずれかが
“０”でなく且つ禁止信号線２２．２３のいずれにも禁
止信号が出力されていない場合にのみノアゲート１０５
の出力が“１″となって、出力禁止回路２００により画
面メモリの出力が共通データバス２１に結合される。

発明の詳細 な説明したように９本発明は、各画面メモリが自己の出
力が透明であるか否か及び自己より優先度の高い他の画
面メモリから禁止信号を受けているか否かに応じて共通
データバスへの出力を制御する出力制御回路を備え、共
通データバス上で画面の重ね合せを行う構成であるから
、データバスの構成を簡易・安価に出来るという利点が
ある。

【図面の簡単な説明】 第１図は画面の優先重ね合せを説明する概念図。 第２図は従来装置の構成ブロック図、第３図は本発明の
一実施例の構成ブロック図、第４図は本発明の他の実施
例の構成ブロック図である。 １乃至３・・・画面メモリ、４乃至６，１００・・・出
力制御回路、７乃至９，２００・・・出力禁止回路、１
１乃至１３・・・バスドライバ。 ２１・・・共通データバス、２２．２３・・・禁止信号
線。

Claims (1)

1. 【特許請求の範囲】 複数の画面メモリに記憶されている複数の画面信号を優
   先度を設けて重ね合せる画面の重ね合せ装置において。 各画面メモリは共通データバスへの出力を制御する出力
   制御回路を備え。 各出力制御回路は。 自己の画面メモリからの読出しデータが透明でない場合
   には、自己より低い優先度の画面メモリの出力制御回路
   に共通データバスへの出力の禁止を指令する手段、及び 自己の画面メモリからの読出しデータが透明である場合
   又は自己より高い優先度の画面メモリの出力制御回路か
   ら前記出力禁止指令を受けた場合には、前記共通データ
   バスへの出力を禁止する手段を備えたことを特徴とする
   画面の重ね合せ装置。