JPH0443589B2 - - Google Patents
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- JPH0443589B2 JPH0443589B2 JP60113472A JP11347285A JPH0443589B2 JP H0443589 B2 JPH0443589 B2 JP H0443589B2 JP 60113472 A JP60113472 A JP 60113472A JP 11347285 A JP11347285 A JP 11347285A JP H0443589 B2 JPH0443589 B2 JP H0443589B2
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- JP
- Japan
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- gate
- image
- data
- priority
- output
- Prior art date
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T15/00—Three-dimensional [3D] image rendering
- G06T15/10—Geometric effects
- G06T15/40—Hidden part removal
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/14—Display of multiple viewports
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N1/00—Scanning, transmission or reproduction of documents or the like, e.g. facsimile transmission; Details thereof
- H04N1/387—Composing, repositioning or otherwise geometrically modifying originals
- H04N1/3872—Repositioning or masking
- H04N1/3873—Repositioning or masking defined only by a limited number of coordinate points or parameters, e.g. corners, centre; for trimming
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Computer Hardware Design (AREA)
- Geometry (AREA)
- Computer Graphics (AREA)
- Controls And Circuits For Display Device (AREA)
- Digital Computer Display Output (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はCPU等の制御により発生した文字、
グラフイツク図形等の情報を、CRT等の表示装
置に出力する画像表示装置に関するものであり、
特に、表示画面を複数の画面に分割して画像表示
する画像表示装置に関するものである。
グラフイツク図形等の情報を、CRT等の表示装
置に出力する画像表示装置に関するものであり、
特に、表示画面を複数の画面に分割して画像表示
する画像表示装置に関するものである。
表示画面を複数の画面に分割して表示する画像
表示装置としては、例えば特開昭58−35592に示
されるものがある。第４図はかかる画像表示装置
を示すブロツク接続図であり、図において、１
ａ，１ｂ，１ｃは画像メモリ、２は垂直分割位置
指定レジスタ、３は水平分割位置指定レジスタ、
４は垂直走査位置カウンタ、５は水平走査位置カ
ウンタ、６は垂直位置検出回路、７は水平位置検
出回路、８は選択回路である。
表示装置としては、例えば特開昭58−35592に示
されるものがある。第４図はかかる画像表示装置
を示すブロツク接続図であり、図において、１
ａ，１ｂ，１ｃは画像メモリ、２は垂直分割位置
指定レジスタ、３は水平分割位置指定レジスタ、
４は垂直走査位置カウンタ、５は水平走査位置カ
ウンタ、６は垂直位置検出回路、７は水平位置検
出回路、８は選択回路である。
かかる画像表示装置では、垂直走査カウンタ４
と垂直分割位置指定レジスタ２の各出力を垂直位
置検出回路６において比較して、画面の垂直位置
を検出し、また水平走査カウンタ５と水平分割位
置指定レジスタ３の各出力を水平位置検出回路７
において比較して、画面の水平位置を検出し、選
択回路８がこれらの各検出出力に従つて画像メモ
リ１ａ〜１ｃの中の１つを選択して出力するよう
に動作する。
と垂直分割位置指定レジスタ２の各出力を垂直位
置検出回路６において比較して、画面の垂直位置
を検出し、また水平走査カウンタ５と水平分割位
置指定レジスタ３の各出力を水平位置検出回路７
において比較して、画面の水平位置を検出し、選
択回路８がこれらの各検出出力に従つて画像メモ
リ１ａ〜１ｃの中の１つを選択して出力するよう
に動作する。
従来の画像表示装置は以上のように構成されて
いるので、画面の分割は分割位置指定レジスタ
２，３、走査位置カウンタ４，５および位置検出
回路６，７により行なわれ、画面分割パターンを
変更しようとする場合には、必ず、分割位置指定
レジスタ２，３の内容を書きかえなければなら
ず、元の画面分割パターンのデータに何ら手を加
えることなく、新しい画面分割パターンに変更す
るということは不可能であつた。
いるので、画面の分割は分割位置指定レジスタ
２，３、走査位置カウンタ４，５および位置検出
回路６，７により行なわれ、画面分割パターンを
変更しようとする場合には、必ず、分割位置指定
レジスタ２，３の内容を書きかえなければなら
ず、元の画面分割パターンのデータに何ら手を加
えることなく、新しい画面分割パターンに変更す
るということは不可能であつた。
この発明は上記のような問題点を解消するため
になされたもので、元の画面分割パターンのデー
タに何ら手を加えることなく、容易に新しい画面
分割パターンに変更できる画像表示装置を得るこ
とを目的とする。
になされたもので、元の画面分割パターンのデー
タに何ら手を加えることなく、容易に新しい画面
分割パターンに変更できる画像表示装置を得るこ
とを目的とする。
この発明にかかる画像表示装置は、文字、グラ
フイツク図形等を複数個の画像メモリに記憶さ
せ、この画像メモリの個々に対して優先順位設定
部により表示の優先順位を設定し、この設定出力
に対して優先順位データ制御部においてゲートを
かけるようになし、この優先順位データ制御部の
出力に従つて複数個の上記画像メモリの中から、
データ選択部によつて１個の画像メモリのデータ
を選択することにより、１つの表示画面を複数の
画面に分割して表示が行えるように構成したもの
である。
フイツク図形等を複数個の画像メモリに記憶さ
せ、この画像メモリの個々に対して優先順位設定
部により表示の優先順位を設定し、この設定出力
に対して優先順位データ制御部においてゲートを
かけるようになし、この優先順位データ制御部の
出力に従つて複数個の上記画像メモリの中から、
データ選択部によつて１個の画像メモリのデータ
を選択することにより、１つの表示画面を複数の
画面に分割して表示が行えるように構成したもの
である。
この発明における画像表示装置は複数個の画像
メモリが出力するデータ有効信号に優先順位を持
たせて、これをデータ選択信号として用いるとと
もに、このデータ選択信号に対して優先順位設定
データとは独立したゲート信号を制御信号として
利用し、特定の画像データのみを選択的に出力さ
せることにより、分割画面の表示を実現する。
メモリが出力するデータ有効信号に優先順位を持
たせて、これをデータ選択信号として用いるとと
もに、このデータ選択信号に対して優先順位設定
データとは独立したゲート信号を制御信号として
利用し、特定の画像データのみを選択的に出力さ
せることにより、分割画面の表示を実現する。
以下、この発明の一実施例を図について説明す
る。
る。
第１図において、１１ａ〜１１ｃは画像メモ
リ、２１ａ〜２１ｃは画像メモリ１１ａ〜１１ｃ
がそれぞれ出力する画像データ、２２ａ〜２２ｃ
は同じくデータ有効信号、１２は画像メモリ１１
ａ〜１１ｃの画像データ２１ａ〜２１ｃおよびデ
ータ有効信号２２ａ〜２２ｃに優先順位を設定す
る優先順位設定部、１３は優先順位設定部１２の
出力にゲートをかける優先順位データ制御部、２
３ａ〜２３ｃは優先順位データ制御部１３におい
て優先順位設定部１２の出力にゲートをかけるた
めのゲート信号、１４は優先順位設定部１２で優
先順位を設定された後、優先順位データ制御部１
３を通り抜けたデータ有効信号２２ａ〜２２ｃに
より、画像データ２１ａ〜２１ｃの中から１つを
選択するデータ選択部である。
リ、２１ａ〜２１ｃは画像メモリ１１ａ〜１１ｃ
がそれぞれ出力する画像データ、２２ａ〜２２ｃ
は同じくデータ有効信号、１２は画像メモリ１１
ａ〜１１ｃの画像データ２１ａ〜２１ｃおよびデ
ータ有効信号２２ａ〜２２ｃに優先順位を設定す
る優先順位設定部、１３は優先順位設定部１２の
出力にゲートをかける優先順位データ制御部、２
３ａ〜２３ｃは優先順位データ制御部１３におい
て優先順位設定部１２の出力にゲートをかけるた
めのゲート信号、１４は優先順位設定部１２で優
先順位を設定された後、優先順位データ制御部１
３を通り抜けたデータ有効信号２２ａ〜２２ｃに
より、画像データ２１ａ〜２１ｃの中から１つを
選択するデータ選択部である。
また、第２図は第１図の優先順位データ制御部
１３とデータ選択部１４の内部ブロツク図であ
り、第３図はこの発明を用いて行なつた分割表示
の一例である。
１３とデータ選択部１４の内部ブロツク図であ
り、第３図はこの発明を用いて行なつた分割表示
の一例である。
第３図において画像(A)を画像メモリ１１ａ、画
像(B)を画像メモリ１１ｂ、画像(C)を画像メモリ１
１ｃに対応させて以後説明を続ける。この場合、
画像メモリ１１ａのデータ有効信号２２ａは(A)の
領域内のみ「１」であり、画像メモリ１１ｂのデ
ータ有効信号２２ｂは(B)の領域内（領域(A)と重複
する部分も含む）のみ「１」であり、画像メモリ
１１ｃのデータ有効信号２２ｃは(C)の領域内、す
なわち、全領域において「１」である。
像(B)を画像メモリ１１ｂ、画像(C)を画像メモリ１
１ｃに対応させて以後説明を続ける。この場合、
画像メモリ１１ａのデータ有効信号２２ａは(A)の
領域内のみ「１」であり、画像メモリ１１ｂのデ
ータ有効信号２２ｂは(B)の領域内（領域(A)と重複
する部分も含む）のみ「１」であり、画像メモリ
１１ｃのデータ有効信号２２ｃは(C)の領域内、す
なわち、全領域において「１」である。
画像メモリ１１ａ〜１１ｃの出力２１ａ〜２１
ｃ、２２ａ〜２２ｃは優先順位設定部１２におい
てCPU（この図には含まれていない）等の制御に
より優先順位が設定される。第３図の場合、画像
(A)，(B)，(C)の優先順位は、 (A)＞(B)＞(C) であるので、画像メモリ１１ａの出力２１ａ，２
２ａに最上位の優先順位を、画像メモリ１１ｂの
出力２１ｂ，２２ｂに次位の優先順位を、画像メ
モリ１１ｃの出力２１ｃ，２２ｃに最下位の優先
順位を設定する。この状態において、まず第３図
に示されるパターン３Ａにより分割表示する場合
を考えると、このときゲート信号２３ａ〜２３ｃ
は全て「１」に設定される。次にパターン３Ａか
らパターン３Ｂに分割パターンと変更する場合を
考えると、この場合、画像(B)に対するゲート信号
に「０」が、画像(A)、画像(C)に対するゲート信号
に「１」がそれぞれ設定される。このときの動作
を、第２図に従つてもう少し詳細に説明する。第
３図においてｌおよびｍで示された画面上のライ
ンに注目すると、パターン３Ａの場合、区間
〔ａ，ｂ〕、および〔ｅ，ｆ〕においては、最下位
の優先順位を持つデータ有効信号５２ｃのみが１
であり、他の優先順位を持つデータ有効信号５２
ａ，５２ｂは０である。また、ゲート信号２３ａ
〜２３ｃは全て「１」であるからANDゲート４
１，４２が「０」、４３が「１」となる。したが
つて、インバータ３７，３８の出力は「１」とな
り、ANDゲート３５の出力が「０」、ANDゲー
ト３６の出力が「１」となる。この結果、AND
ゲート３１〜３３の中でゲートを開いているのは
３３のみであり、ORゲート３４の出力には、
ANDゲート３３を通り抜けた最下位の優先順位
を持つ画像データ５１ｃ、すなわち、画像メモリ
１１ｃの画像データ２１ｃが出力される。
ｃ、２２ａ〜２２ｃは優先順位設定部１２におい
てCPU（この図には含まれていない）等の制御に
より優先順位が設定される。第３図の場合、画像
(A)，(B)，(C)の優先順位は、 (A)＞(B)＞(C) であるので、画像メモリ１１ａの出力２１ａ，２
２ａに最上位の優先順位を、画像メモリ１１ｂの
出力２１ｂ，２２ｂに次位の優先順位を、画像メ
モリ１１ｃの出力２１ｃ，２２ｃに最下位の優先
順位を設定する。この状態において、まず第３図
に示されるパターン３Ａにより分割表示する場合
を考えると、このときゲート信号２３ａ〜２３ｃ
は全て「１」に設定される。次にパターン３Ａか
らパターン３Ｂに分割パターンと変更する場合を
考えると、この場合、画像(B)に対するゲート信号
に「０」が、画像(A)、画像(C)に対するゲート信号
に「１」がそれぞれ設定される。このときの動作
を、第２図に従つてもう少し詳細に説明する。第
３図においてｌおよびｍで示された画面上のライ
ンに注目すると、パターン３Ａの場合、区間
〔ａ，ｂ〕、および〔ｅ，ｆ〕においては、最下位
の優先順位を持つデータ有効信号５２ｃのみが１
であり、他の優先順位を持つデータ有効信号５２
ａ，５２ｂは０である。また、ゲート信号２３ａ
〜２３ｃは全て「１」であるからANDゲート４
１，４２が「０」、４３が「１」となる。したが
つて、インバータ３７，３８の出力は「１」とな
り、ANDゲート３５の出力が「０」、ANDゲー
ト３６の出力が「１」となる。この結果、AND
ゲート３１〜３３の中でゲートを開いているのは
３３のみであり、ORゲート３４の出力には、
ANDゲート３３を通り抜けた最下位の優先順位
を持つ画像データ５１ｃ、すなわち、画像メモリ
１１ｃの画像データ２１ｃが出力される。
区間〔ｂ，ｃ〕においては、第２位の優先順位
を持つデータ有効信号５２ｂと最下位の優先順位
を持つデータ有効信号５２ｃが「１」であり、最
上位の優先順位を持つデータ有効信号５２ａは
「０」である。また、ゲート信号２３ａ〜２３ｃ
は全て１であるから、ANDゲート４１が「０」、
ANDゲート４２，４３が「１」となる。したが
つて、インバータ３７の出力が「１」、インバー
タ３８の出力が０となり、ANDゲート３５の出
力が「１」、ANDゲート３６の出力が「０」とな
る。この結果、ANDゲート３１〜３３の中でゲ
ートを開いているのはANDゲート３２のみであ
り、ORゲート３４の出力には、ANDゲート３２
を通り抜けた第２位の優先順位を持つ画像データ
５１ｂ、すなわち、画像メモリ１１ｂの画像デー
タ２１ｂが出力される。
を持つデータ有効信号５２ｂと最下位の優先順位
を持つデータ有効信号５２ｃが「１」であり、最
上位の優先順位を持つデータ有効信号５２ａは
「０」である。また、ゲート信号２３ａ〜２３ｃ
は全て１であるから、ANDゲート４１が「０」、
ANDゲート４２，４３が「１」となる。したが
つて、インバータ３７の出力が「１」、インバー
タ３８の出力が０となり、ANDゲート３５の出
力が「１」、ANDゲート３６の出力が「０」とな
る。この結果、ANDゲート３１〜３３の中でゲ
ートを開いているのはANDゲート３２のみであ
り、ORゲート３４の出力には、ANDゲート３２
を通り抜けた第２位の優先順位を持つ画像データ
５１ｂ、すなわち、画像メモリ１１ｂの画像デー
タ２１ｂが出力される。
区間〔ｃ，ｄ〕においては、全てのデータ有効
信号５２ａ〜５２ｃが「１」であり、また、ゲー
ト信号２３ａ〜２３ｃも全て「１」であるから、
ANDゲート４１〜４３の出力は全て「１」とな
る。したがつて、インバータ３７，３８の出力は
ともに「０」となり、ANDゲート３５，３６の
出力も両者とも「０」となる。この結果、AND
ゲート３１〜３３の中でゲートを開いているのは
ANDゲート３１のみであり、ORゲート３４の出
力にはANDゲート３１を通り抜けた最上位の優
先順位を持つ画像データ５１ａ、すなわち、画像
メモリ１１ａの画像データ２１ａが出力される。
信号５２ａ〜５２ｃが「１」であり、また、ゲー
ト信号２３ａ〜２３ｃも全て「１」であるから、
ANDゲート４１〜４３の出力は全て「１」とな
る。したがつて、インバータ３７，３８の出力は
ともに「０」となり、ANDゲート３５，３６の
出力も両者とも「０」となる。この結果、AND
ゲート３１〜３３の中でゲートを開いているのは
ANDゲート３１のみであり、ORゲート３４の出
力にはANDゲート３１を通り抜けた最上位の優
先順位を持つ画像データ５１ａ、すなわち、画像
メモリ１１ａの画像データ２１ａが出力される。
区間〔ｄ，ｅ〕においては、最上位の優先順位
を持つデータ有効信号５２ａと最下位の優先順位
を持つデータ有効信号５２ｃが「１」であり、第
２位の優先順位を持つデータ有効信号５２ｂは
「０」である。また、ゲート信号２３ａ〜２３ｃ
は全て「１」であるから、ANDゲート４１，４
３の出力が「１」、ANDゲート４２が「０」とな
る。したがつて、インバータ３７，３８の出力は
３７が「０」、３８が「１」となり、ANDゲート
３５，３６の出力はともに「０」となる。この結
果、ANDゲート３１〜３３の中でゲートを開い
ているのはANDゲート３１のみであり、ORゲー
ト３４の出力にはANDゲート３１を通り抜けた
最上位の優先順位を持つ画像データ５１ａ、すな
わち、画像メモリ１１ａの画像データ２１ａが出
力される。
を持つデータ有効信号５２ａと最下位の優先順位
を持つデータ有効信号５２ｃが「１」であり、第
２位の優先順位を持つデータ有効信号５２ｂは
「０」である。また、ゲート信号２３ａ〜２３ｃ
は全て「１」であるから、ANDゲート４１，４
３の出力が「１」、ANDゲート４２が「０」とな
る。したがつて、インバータ３７，３８の出力は
３７が「０」、３８が「１」となり、ANDゲート
３５，３６の出力はともに「０」となる。この結
果、ANDゲート３１〜３３の中でゲートを開い
ているのはANDゲート３１のみであり、ORゲー
ト３４の出力にはANDゲート３１を通り抜けた
最上位の優先順位を持つ画像データ５１ａ、すな
わち、画像メモリ１１ａの画像データ２１ａが出
力される。
以上のようにして区間〔ａ，ｂ〕、〔ｅ，ｆ〕に
は画像メモリ１１ｃ、区間〔ｂ，ｃ〕には画像メ
モリ１１ｂ、区間〔ｃ，ｅ〕には画像メモリ１１
ａの画像データが出力され、結果としてパターン
３Ａで示される分割パターンが得られる。
は画像メモリ１１ｃ、区間〔ｂ，ｃ〕には画像メ
モリ１１ｂ、区間〔ｃ，ｅ〕には画像メモリ１１
ａの画像データが出力され、結果としてパターン
３Ａで示される分割パターンが得られる。
次にパターン３Ｂの場合を同様にして説明す
る。
る。
区間〔ｇ，ｈ〕、〔ｋ，ｐ〕においては、最下位
の優先順位を持つデータ有効信号５２ｃのみ
「１」であり、他の優先順位を持つデータ有効信
号５２ａ，５２ｂは「０」である。また、ゲート
信号２３ａ，２３ｃが「１」であり、ゲート信号
２３ｂは「０」であるから、ANDゲート４１，
４２は「０」、ANDゲート４３が「１」となる。
したがつて、インバータ３７，３８の出力は
「１」となり、ANDゲート３５の出力が「０」、
ANDゲート３６が「１」となる。この結果、
ANDゲート３１〜３３の中でゲートを開いてい
るのはANDゲート３３のみであり、ORゲート３
４の出力にはANDゲート３３を通り抜けた最下
位の優先順位を持つ画像データ５１ｃ、すなわ
ち、画像メモリ１１ｃの画像データ２１ｃが出力
される。
の優先順位を持つデータ有効信号５２ｃのみ
「１」であり、他の優先順位を持つデータ有効信
号５２ａ，５２ｂは「０」である。また、ゲート
信号２３ａ，２３ｃが「１」であり、ゲート信号
２３ｂは「０」であるから、ANDゲート４１，
４２は「０」、ANDゲート４３が「１」となる。
したがつて、インバータ３７，３８の出力は
「１」となり、ANDゲート３５の出力が「０」、
ANDゲート３６が「１」となる。この結果、
ANDゲート３１〜３３の中でゲートを開いてい
るのはANDゲート３３のみであり、ORゲート３
４の出力にはANDゲート３３を通り抜けた最下
位の優先順位を持つ画像データ５１ｃ、すなわ
ち、画像メモリ１１ｃの画像データ２１ｃが出力
される。
区間〔ｈ，ｉ〕においては、第２位の優先順位
を持つデータ有効信号５２ｂと最下位の優先順位
を持つデータ有効信号５２ｃが「１」であり、最
上位の優先順位を持つデータ有効信号５２ａは
「０」である。また、ゲート信号２３ａ，２３ｃ
が「１」であり、ゲート信号２３ｂは「０」であ
るからANDゲート４１，４２は「０」、ANDゲ
ート４３が「１」となる。したがつて、インバー
タ３７，３８の出力は、「１」となり、ANDゲー
ト３５出力は「０」、ANDゲート３６の出力が
「１」となる。この結果、ANDゲート３１〜３３
の中でゲートを開いているのはANDゲート３３
のみであり、ORゲート３４の出力には、ANDゲ
ート３３を通り抜けた最下位の優先順位を持つ画
像データ５１ｃ、すなわち、画像メモリ１１ｃの
画像データ２１ｃが出力される。
を持つデータ有効信号５２ｂと最下位の優先順位
を持つデータ有効信号５２ｃが「１」であり、最
上位の優先順位を持つデータ有効信号５２ａは
「０」である。また、ゲート信号２３ａ，２３ｃ
が「１」であり、ゲート信号２３ｂは「０」であ
るからANDゲート４１，４２は「０」、ANDゲ
ート４３が「１」となる。したがつて、インバー
タ３７，３８の出力は、「１」となり、ANDゲー
ト３５出力は「０」、ANDゲート３６の出力が
「１」となる。この結果、ANDゲート３１〜３３
の中でゲートを開いているのはANDゲート３３
のみであり、ORゲート３４の出力には、ANDゲ
ート３３を通り抜けた最下位の優先順位を持つ画
像データ５１ｃ、すなわち、画像メモリ１１ｃの
画像データ２１ｃが出力される。
区間〔ｉ，ｊ〕においては、全てのデータ有効
信号５２ａ〜５２ｃが「１」であり、また、ゲー
ト信号２３ａ，２３ｃが「１」であり、ゲート信
号２３ｂが「０」であるから、ANDゲート４１，
４３が「１」で、ANDゲート４２が「０」とな
る。したがつて、インバータ３７出力が「０」、
インバータ３８の出力が「１」となり、ANDゲ
ート３５，３６の出力はともに「０」となる。こ
の結果、ANDゲート３１〜３３の中でゲートを
開いているのはANDゲート３１のみであり、OR
ゲート３４の出力には、ANDゲート３１を通り
抜けた最上位の優先順位を持つ画像データ５１ａ
すなわち、画像メモリ１１ａの画像データ２１ａ
が出力される。
信号５２ａ〜５２ｃが「１」であり、また、ゲー
ト信号２３ａ，２３ｃが「１」であり、ゲート信
号２３ｂが「０」であるから、ANDゲート４１，
４３が「１」で、ANDゲート４２が「０」とな
る。したがつて、インバータ３７出力が「０」、
インバータ３８の出力が「１」となり、ANDゲ
ート３５，３６の出力はともに「０」となる。こ
の結果、ANDゲート３１〜３３の中でゲートを
開いているのはANDゲート３１のみであり、OR
ゲート３４の出力には、ANDゲート３１を通り
抜けた最上位の優先順位を持つ画像データ５１ａ
すなわち、画像メモリ１１ａの画像データ２１ａ
が出力される。
区間〔ｊ，ｋ〕においては、最上位の優先順位
を持つデータ有効信号５２ａと最下位の優先順位
を持つデータ有効信号５２ｃが「１」であり、第
２位の優先順位を持つデータ有効信号５２ｂは
「０」である。また、ゲート信号２３ａ，２３ｃ
が「１」であり、ゲート信号２３ｂが「０」であ
るから、ANDゲート４１，４３が「１」、AND
ゲート４２が「０」となる。したがつて、インバ
ータ３７出力は「０」、インバータ３８の出力が
「１」となり、ANDゲート３５，３６の出力はと
もに「０」となる。この結果、ANDゲート３１
〜３３の中でゲートを開いているのはANDゲー
ト３１のみであり、ORゲート３４の出力には、
ANDゲート３１を通り抜けた最上位の優先順位
を持つ画像データ５１ａ、すなわち、画像メモリ
１１ａの画像データ２１ａが出力される。
を持つデータ有効信号５２ａと最下位の優先順位
を持つデータ有効信号５２ｃが「１」であり、第
２位の優先順位を持つデータ有効信号５２ｂは
「０」である。また、ゲート信号２３ａ，２３ｃ
が「１」であり、ゲート信号２３ｂが「０」であ
るから、ANDゲート４１，４３が「１」、AND
ゲート４２が「０」となる。したがつて、インバ
ータ３７出力は「０」、インバータ３８の出力が
「１」となり、ANDゲート３５，３６の出力はと
もに「０」となる。この結果、ANDゲート３１
〜３３の中でゲートを開いているのはANDゲー
ト３１のみであり、ORゲート３４の出力には、
ANDゲート３１を通り抜けた最上位の優先順位
を持つ画像データ５１ａ、すなわち、画像メモリ
１１ａの画像データ２１ａが出力される。
以上のようにして区間〔ｇ，ｉ〕、〔ｋ，ｐ〕に
は画像メモリ１１ｃの画像データ２１ｃが、区間
〔ｉ，ｋ〕には画像メモリ１１ａの画像データ２
１ａが出力され、結果としてパターン３Ｂで示さ
れる分割パターンが得られる。
は画像メモリ１１ｃの画像データ２１ｃが、区間
〔ｉ，ｋ〕には画像メモリ１１ａの画像データ２
１ａが出力され、結果としてパターン３Ｂで示さ
れる分割パターンが得られる。
以上見てきたように、分割パターン３Ａから３
Ｂへの変更は、優先順位の変更を必要とすること
なく、ゲート信号２３ｂを「０」にすることによ
つてのみで行うことが出来、したがつて、逆もど
り、すなわちパターン３Ｂからパターン３Ａへ戻
ることもゲート信号２３ｂを「１」にすることで
容易に行なえる。
Ｂへの変更は、優先順位の変更を必要とすること
なく、ゲート信号２３ｂを「０」にすることによ
つてのみで行うことが出来、したがつて、逆もど
り、すなわちパターン３Ｂからパターン３Ａへ戻
ることもゲート信号２３ｂを「１」にすることで
容易に行なえる。
なお、上記実施例では画像メモリ３個の場合を
示したが、画像メモリの個数はこれに限るもので
はなく、また、第２図で示される回路構成も一実
施例にすぎず、これに限られるものではない。ま
た、データ有効信号としては画像データそのもの
を用いてもよく、この場合、複数の画面の重ね合
せ（スーパーインポーズ）された画面が得られ
る。
示したが、画像メモリの個数はこれに限るもので
はなく、また、第２図で示される回路構成も一実
施例にすぎず、これに限られるものではない。ま
た、データ有効信号としては画像データそのもの
を用いてもよく、この場合、複数の画面の重ね合
せ（スーパーインポーズ）された画面が得られ
る。
以上のように、この発明によれば、画像メモリ
からデータ有効信号を出力し、これに優先順位を
持たせてデータ選択信号に用いるとともに、デー
タ有効信号に対して優先順位設定とは独立したゲ
ート信号によりゲートをかけるように構成したの
で、優先順位設定に何ら手を加えることなく画面
の分割パターンを容易に変更することが出来る。
からデータ有効信号を出力し、これに優先順位を
持たせてデータ選択信号に用いるとともに、デー
タ有効信号に対して優先順位設定とは独立したゲ
ート信号によりゲートをかけるように構成したの
で、優先順位設定に何ら手を加えることなく画面
の分割パターンを容易に変更することが出来る。
第１図はこの発明の１実施例による画像表示装
置のブロツク接続図、第２図は第１図における優
先順位データ制御部とデータ選択部のより詳細な
ブロツク接続図、第３図は本発明による分割表示
画面の説明図、第４図は従来の画像表示装置のブ
ロツク接続図である。 １１ａ〜１１ｃは画像メモリ、１２は優先順位
設定部、１３は優先順位データ制御部、１４はデ
ータ選択部、２１ａ〜２１ｃは画像データ、２２
ａ〜２２ｃはデータ有効信号、２３ａ〜２３ｃは
ゲート信号。
置のブロツク接続図、第２図は第１図における優
先順位データ制御部とデータ選択部のより詳細な
ブロツク接続図、第３図は本発明による分割表示
画面の説明図、第４図は従来の画像表示装置のブ
ロツク接続図である。 １１ａ〜１１ｃは画像メモリ、１２は優先順位
設定部、１３は優先順位データ制御部、１４はデ
ータ選択部、２１ａ〜２１ｃは画像データ、２２
ａ〜２２ｃはデータ有効信号、２３ａ〜２３ｃは
ゲート信号。
Claims (1)
- １ CPU等の制御により発生した文字、グラフ
イツク図形等の情報を、CRT等の表示装置に出
力する画像表示装置において、上記文字、グラフ
イツク図形等を記憶した複数個の画像メモリと、
この画像メモリの１個１個に対して表示の優先順
位を設定する優先順位設定部と、この優先順位設
定部の出力に対して画面分割位置設定のためのゲ
ートをかける優先順位データ制御部と、この優先
順位データ制御部の出力に従つて複数個の上記画
像メモリのデータの中から１個の画像メモリのデ
ータを選択して出力するデータ選択部とを備えた
画像表示装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60113472A JPS61270786A (ja) | 1985-05-27 | 1985-05-27 | 画像表示装置 |
| GB08612867A GB2176677B (en) | 1985-05-27 | 1986-05-27 | Image signal transmitting system |
| CA000510059A CA1257024A (en) | 1985-05-27 | 1986-05-27 | Image signal transmitting system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60113472A JPS61270786A (ja) | 1985-05-27 | 1985-05-27 | 画像表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61270786A JPS61270786A (ja) | 1986-12-01 |
| JPH0443589B2 true JPH0443589B2 (ja) | 1992-07-17 |
Family
ID=14613118
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60113472A Granted JPS61270786A (ja) | 1985-05-27 | 1985-05-27 | 画像表示装置 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JPS61270786A (ja) |
| CA (1) | CA1257024A (ja) |
| GB (1) | GB2176677B (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4868557A (en) * | 1986-06-04 | 1989-09-19 | Apple Computer, Inc. | Video display apparatus |
| CA1329282C (en) * | 1988-06-30 | 1994-05-03 | Barbara A. Barker | Method for controlling the presentation of nested overlays |
| JPH02163793A (ja) * | 1988-12-16 | 1990-06-25 | Matsushita Electric Ind Co Ltd | グラフィックス表示装置 |
| EP0508123A1 (en) * | 1991-03-09 | 1992-10-14 | Mita Industrial Co., Ltd. | Image processing apparatus |
| EP0821265B1 (en) * | 1991-09-12 | 2002-02-06 | Fuji Photo Film Co., Ltd. | Method of making photographic prints |
| GB2273025B (en) * | 1992-11-12 | 1997-03-26 | Rockwell International Corp | Automatic call distributor with a programmable data window display system and method |
| EP0951709A2 (en) * | 1997-11-12 | 1999-10-27 | Koninklijke Philips Electronics N.V. | Graphics controller for forming a composite image |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3689694A (en) * | 1971-05-06 | 1972-09-05 | Rca Corp | Special effects generator |
| GB2063616B (en) * | 1979-11-16 | 1984-06-20 | Quantel Ltd | Multiple picture image manipulation |
| JPS6153908B1 (ja) * | 1980-07-25 | 1986-11-19 | Mitsubishi Electric Corp | |
| GB8320357D0 (en) * | 1983-07-28 | 1983-09-01 | Quantel Ltd | Video graphic simulator systems |
| GB8405947D0 (en) * | 1984-03-07 | 1984-04-11 | Quantel Ltd | Video signal processing systems |
-
1985
- 1985-05-27 JP JP60113472A patent/JPS61270786A/ja active Granted
-
1986
- 1986-05-27 CA CA000510059A patent/CA1257024A/en not_active Expired
- 1986-05-27 GB GB08612867A patent/GB2176677B/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| GB2176677A (en) | 1986-12-31 |
| JPS61270786A (ja) | 1986-12-01 |
| GB8612867D0 (en) | 1986-07-02 |
| GB2176677B (en) | 1989-01-05 |
| CA1257024A (en) | 1989-07-04 |
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