JPS6037154A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6037154A JPS6037154A JP58145376A JP14537683A JPS6037154A JP S6037154 A JPS6037154 A JP S6037154A JP 58145376 A JP58145376 A JP 58145376A JP 14537683 A JP14537683 A JP 14537683A JP S6037154 A JPS6037154 A JP S6037154A
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- insulating layer
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- silicon oxide
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法、特にＭＯ８型半導体集
積回路装置に於ける多層導電層間の絶縁分離構造の製造
方法に係る。
積回路装置に於ける多層導電層間の絶縁分離構造の製造
方法に係る。
従来の代表的なＭＯ８型半導体集積回路に於ける多層導
電層間の絶縁分離構造の製造方法を、第１図に示すＭＯ
８型ダイナミックメモリのセル部を例にとり説明する。
電層間の絶縁分離構造の製造方法を、第１図に示すＭＯ
８型ダイナミックメモリのセル部を例にとり説明する。
まず、Ｐ型の導電型を有するシリコン半導体基板１に周
知のシリコン屋化膜を用いた選択酸化の方法により、肉
厚の素子分離領域２を形成後、容量部ゲート絶縁膜を形
成する肉薄のシリコン酸化膜３を介して容量部電極を形
成する多結晶ボリンリコン層４をＣＶＤ法により被着し
た後、更にマスク酸化膜層５をＣＶＤ法によシ被着する
。
知のシリコン屋化膜を用いた選択酸化の方法により、肉
厚の素子分離領域２を形成後、容量部ゲート絶縁膜を形
成する肉薄のシリコン酸化膜３を介して容量部電極を形
成する多結晶ボリンリコン層４をＣＶＤ法により被着し
た後、更にマスク酸化膜層５をＣＶＤ法によシ被着する
。
その後、既知の光蝕刻及びシリコン酸化膜、多結晶ポリ
シリコンの異方向性プラズマエツチングの技術を用い、
ＭＯ８型ダイナミックメモリの容景部の電極４を形成す
る。更に、前記容量部ゲート絶縁膜３の不要の部分をエ
ツチングし、トランスファーゲート形成のため高温水蒸
気雰囲気中で熱酸化を行うことによシ得た肉薄のゲーＢ
４’ｌ化膜６を介し、ゲート電極７を形成する。その後
層間絶縁層１２を形成する工程、コンタクトホールを形
成する工程、アルミニウム配線層１４を形成する工程を
経て第１図に示すものを得る。
シリコンの異方向性プラズマエツチングの技術を用い、
ＭＯ８型ダイナミックメモリの容景部の電極４を形成す
る。更に、前記容量部ゲート絶縁膜３の不要の部分をエ
ツチングし、トランスファーゲート形成のため高温水蒸
気雰囲気中で熱酸化を行うことによシ得た肉薄のゲーＢ
４’ｌ化膜６を介し、ゲート電極７を形成する。その後
層間絶縁層１２を形成する工程、コンタクトホールを形
成する工程、アルミニウム配線層１４を形成する工程を
経て第１図に示すものを得る。
しかるに、このような製造方法によるＭＯ８型ダイナミ
ックメモリセルの容量部ゲート電極４とトランスファー
ゲート電極７０間の絶縁耐圧は、前記トランスファ−ゲ
ート絶縁膜６形成時に同時に形成された前記容量部ゲー
ト電極４の側壁部のシリコン酸化膜の耐圧によシ決まる
。従って、メモリ容量の大容量化及び微細化を推進しよ
うとする場合、著しい歩留シ低下の原因となる。特に、
性能の向上を目さし、前記トランス７アーゲート絶縁膜
６を薄くしようとする場合、前記容量都電・極４と前記
トランス７アーゲート電極７間の十分な耐圧が得られな
いという問題が生ずる。
ックメモリセルの容量部ゲート電極４とトランスファー
ゲート電極７０間の絶縁耐圧は、前記トランスファ−ゲ
ート絶縁膜６形成時に同時に形成された前記容量部ゲー
ト電極４の側壁部のシリコン酸化膜の耐圧によシ決まる
。従って、メモリ容量の大容量化及び微細化を推進しよ
うとする場合、著しい歩留シ低下の原因となる。特に、
性能の向上を目さし、前記トランス７アーゲート絶縁膜
６を薄くしようとする場合、前記容量都電・極４と前記
トランス７アーゲート電極７間の十分な耐圧が得られな
いという問題が生ずる。
本発明は、この容量部電極４とトランスファーゲート電
極７間の耐圧全向上することを目的とした半導体装置の
製造方法を提供するものである。
極７間の耐圧全向上することを目的とした半導体装置の
製造方法を提供するものである。
本発明によると、第１の導電層及び第１の絶縁層を重ね
て被着する工程と、前記第１の４．電層及び第１の絶縁
層を端部を整合して所望のパターンを形成する工程と、
第２の絶縁層を被着させる工により該第２の絶縁層の前
記第１の絶縁層と重なる部分を除去する工程と、第２の
導電層を被着する工程とを含むことを特徴とする半導体
装ｆ＾：の製造方法が得られる。
て被着する工程と、前記第１の４．電層及び第１の絶縁
層を端部を整合して所望のパターンを形成する工程と、
第２の絶縁層を被着させる工により該第２の絶縁層の前
記第１の絶縁層と重なる部分を除去する工程と、第２の
導電層を被着する工程とを含むことを特徴とする半導体
装ｆ＾：の製造方法が得られる。
以下本発明の実施例を図面全参照して詳糾１に説明する
。第２図（ａｌ （ｂＪ （句は、本発明をＭＯ８型ダ
イナミックラムの容量部の製造に適用した時の一実施例
の工程順の断面図を示す。
。第２図（ａｌ （ｂＪ （句は、本発明をＭＯ８型ダ
イナミックラムの容量部の製造に適用した時の一実施例
の工程順の断面図を示す。
１ず、第２図（ａ）に示すようにｍｍ電型の半導体基板
ｌに公知のクリコン酸化ｊ模を用いた選択酸化の技術に
より肉厚の素子分離領域２を形成する。
ｌに公知のクリコン酸化ｊ模を用いた選択酸化の技術に
より肉厚の素子分離領域２を形成する。
シリコン窒化膜除去後、７ツ酸で処理することにより、
活性領域の半導体基板ｌを頭出させ、高温酸化雰囲気中
で熱酸化することにより、容量部ゲート酸化膜３を形成
する。次に第１の導電層として容量部ゲート電極４を形
成するため、ＣｖＤの技術を用い、ポリシリコン層を被
着する。リンを拡散することにより所望の？ｈ；導度を
得た後、ｌ史にＣＶＤの技術により、シリコン酸化膜層
を被着し光蝕刻及び異方向性リアクティブスパッタエツ
チングの技術を用い、容量部ゲート電極４、そし線層と
してシリコン酸化膜層９を被着した工程を示す。次に、
異方向性のＣＦ、を用いたりアクティブスパッタエツチ
ングの技術を用い前記シリコン酸化膜層９の絶縁層５と
重なる部分を除去することにより前記容量部ゲート電極
４の側面にのみ、シリコン酸化膜層１０．１１ 金残す
。以下第２の導電層とじてトランス７アーゲート電極７
を形成する工程、層間絶縁層１２ｆ：形成する工程、コ
ンタクトホール１３を形成する工程、アルミニウム配置
ｆＭＲ１Ｊを形成する工程を経て第２図（ｃ）に示すも
のを得る。
活性領域の半導体基板ｌを頭出させ、高温酸化雰囲気中
で熱酸化することにより、容量部ゲート酸化膜３を形成
する。次に第１の導電層として容量部ゲート電極４を形
成するため、ＣｖＤの技術を用い、ポリシリコン層を被
着する。リンを拡散することにより所望の？ｈ；導度を
得た後、ｌ史にＣＶＤの技術により、シリコン酸化膜層
を被着し光蝕刻及び異方向性リアクティブスパッタエツ
チングの技術を用い、容量部ゲート電極４、そし線層と
してシリコン酸化膜層９を被着した工程を示す。次に、
異方向性のＣＦ、を用いたりアクティブスパッタエツチ
ングの技術を用い前記シリコン酸化膜層９の絶縁層５と
重なる部分を除去することにより前記容量部ゲート電極
４の側面にのみ、シリコン酸化膜層１０．１１ 金残す
。以下第２の導電層とじてトランス７アーゲート電極７
を形成する工程、層間絶縁層１２ｆ：形成する工程、コ
ンタクトホール１３を形成する工程、アルミニウム配置
ｆＭＲ１Ｊを形成する工程を経て第２図（ｃ）に示すも
のを得る。
第２図（ＣＪに於いて、容量部ゲート電極４とトランス
ファーゲート電極７０間の絶縁は容量部ゲート電極４の
側面のシリコン酸化膜１０．１１及び前記容量部ゲート
電極４上のクリコン酸化膜５により保たれ、トランスフ
ァーゲート絶縁膜６の形成条件に依存せずに、十分な耐
圧を得ることができる。
ファーゲート電極７０間の絶縁は容量部ゲート電極４の
側面のシリコン酸化膜１０．１１及び前記容量部ゲート
電極４上のクリコン酸化膜５により保たれ、トランスフ
ァーゲート絶縁膜６の形成条件に依存せずに、十分な耐
圧を得ることができる。
本発明によシ第１の導電層のパターンの側面に、前記第
２の絶縁層を該第２の絶縁層の被泪時の膜厚と同程度残
すことができ、前記第１の導電層と前記第２の導電層間
に十分な耐圧をイ（Ｊることができる。従って、°メモ
リ容量の大容量化及び微細化を推進しようとする場合、
少なからぬ効果がある。
２の絶縁層を該第２の絶縁層の被泪時の膜厚と同程度残
すことができ、前記第１の導電層と前記第２の導電層間
に十分な耐圧をイ（Ｊることができる。従って、°メモ
リ容量の大容量化及び微細化を推進しようとする場合、
少なからぬ効果がある。
第１図は、ＭＯ８型ダイナミックラムの容量部の従来の
構造、を示す断面図、第２図（ａｌ （ｂｌ （ＣＩは
本発明の一実施例の工程順の断面図である。 ｌ・・・・・・−導電型半導体基板、２・・・・・・肉
厚の素子分離用シリコン酸化膜、３・・・・・・容量部
ゲート絶縁膜、４・・・・・・容量部ゲート電極、５・
・・・・・容１孔部ゲート電極上の絶縁膜、６・・・・
・・トランス７アーゲート絶縁膜、７・・・・・・トラ
ンスファーゲート電極、８・・・・−・前記−導電型半
導体基板と反対導電型を有する不純物層、９・・・・・
・シリコン酸化膜層、１０．１１・・１・・・前記容量
部ゲート電極側面のシリコン酸化膜層、１２・・・・・
・層間絶縁膜、１３・・・・・・コンタクトホール、１
４・・・・・・アルミ配線層。 ｈ／閃 （ （Ｃ） 、Ｆ７２図
構造、を示す断面図、第２図（ａｌ （ｂｌ （ＣＩは
本発明の一実施例の工程順の断面図である。 ｌ・・・・・・−導電型半導体基板、２・・・・・・肉
厚の素子分離用シリコン酸化膜、３・・・・・・容量部
ゲート絶縁膜、４・・・・・・容量部ゲート電極、５・
・・・・・容１孔部ゲート電極上の絶縁膜、６・・・・
・・トランス７アーゲート絶縁膜、７・・・・・・トラ
ンスファーゲート電極、８・・・・−・前記−導電型半
導体基板と反対導電型を有する不純物層、９・・・・・
・シリコン酸化膜層、１０．１１・・１・・・前記容量
部ゲート電極側面のシリコン酸化膜層、１２・・・・・
・層間絶縁膜、１３・・・・・・コンタクトホール、１
４・・・・・・アルミ配線層。 ｈ／閃 （ （Ｃ） 、Ｆ７２図
Claims (1)
- 第１の４電層及び第１の絶縁層を重ねて被着する工程と
、前記第１の導電層及び第１の絶縁層を端部を整合して
所望のパターンを形成する工程と、第２の絶縁層を被着
させる工程と、異方向性リアクティブスパッタエツチン
グにより該第２の絶縁層の前記第１の絶縁層と重なる部
分を除去する工程と、第２の導電層全被着する工程とを
含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58145376A JPS6037154A (ja) | 1983-08-09 | 1983-08-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58145376A JPS6037154A (ja) | 1983-08-09 | 1983-08-09 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6037154A true JPS6037154A (ja) | 1985-02-26 |
Family
ID=15383797
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58145376A Pending JPS6037154A (ja) | 1983-08-09 | 1983-08-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6037154A (ja) |
-
1983
- 1983-08-09 JP JP58145376A patent/JPS6037154A/ja active Pending
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