JPS6037169A - Ｍｏｓｆｅｔの製造方法 - Google Patents
Ｍｏｓｆｅｔの製造方法Info
- Publication number
- JPS6037169A JPS6037169A JP58146207A JP14620783A JPS6037169A JP S6037169 A JPS6037169 A JP S6037169A JP 58146207 A JP58146207 A JP 58146207A JP 14620783 A JP14620783 A JP 14620783A JP S6037169 A JPS6037169 A JP S6037169A
- Authority
- JP
- Japan
- Prior art keywords
- source
- substrate
- ions
- drain regions
- gate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
イ）産業上の利用分野
本発明は半導体基板上に設けるＭＯＳＦＥＴの製造方法
に関する。
に関する。
口）従来技術
近年、半導体基板に形成するＭＯＳＦＥＴの微細化、工
程の簡略化のために、イオン打ち込みでゲート電極に対
し自己整合的にソース、ドレイ／領域を形成し、このソ
ース、ドレイン領域からＡ／を用いて直接ソース、ドレ
イン電極を取シ出す方法が採用されている。
程の簡略化のために、イオン打ち込みでゲート電極に対
し自己整合的にソース、ドレイ／領域を形成し、このソ
ース、ドレイン領域からＡ／を用いて直接ソース、ドレ
イン電極を取シ出す方法が採用されている。
ところで、上記方法ではＡｌのソース、ドレイン電極と
ソース、ドレイン領域とのコンタクトをオーミックにす
るため、ソース、ドレイン領域のシート抵抗の低下を図
らなければならず、現在ではこのソース、ドレイン領域
の不純物濃度を高くすることによルこれを図りでいた。
ソース、ドレイン領域とのコンタクトをオーミックにす
るため、ソース、ドレイン領域のシート抵抗の低下を図
らなければならず、現在ではこのソース、ドレイン領域
の不純物濃度を高くすることによルこれを図りでいた。
然し乍ら、上述のようにソース、ドレイン領域の不純物
濃度を高くすると、イオン注入後の活性化を行うための
熱処理時にソース、ドレイン領域が深く形成される。例
えば、Ｎ型半導体基板にボロンＢを注入してＰ型のソー
ス、ドレイン領域を形成する場合、実用に供し得るオー
ミックコンタクトを採るにはソース、ドレイン領域の深
さは０．５戸以上になってしまう。このため、半導体基
板上に形成するＭＯＳＦＥＴの微細化が図れず、ひいて
岐半導体装置の高集積化を阻害するものであった。
濃度を高くすると、イオン注入後の活性化を行うための
熱処理時にソース、ドレイン領域が深く形成される。例
えば、Ｎ型半導体基板にボロンＢを注入してＰ型のソー
ス、ドレイン領域を形成する場合、実用に供し得るオー
ミックコンタクトを採るにはソース、ドレイン領域の深
さは０．５戸以上になってしまう。このため、半導体基
板上に形成するＭＯＳＦＥＴの微細化が図れず、ひいて
岐半導体装置の高集積化を阻害するものであった。
ハ）発明の目的
本発明はこのような点に鑑みて為されたものであって、
基板上に形成されるＭＯＳＦＥＴの微細化、並びにＭＯ
ＳＦＥＴを形成して成る半導体装置の小型集積化を図る
ことを目的とする。
基板上に形成されるＭＯＳＦＥＴの微細化、並びにＭＯ
ＳＦＥＴを形成して成る半導体装置の小型集積化を図る
ことを目的とする。
二）発明の構凧
本発明はゲート電極をマスクとして基板表面部に不純物
及び高融点金属を連続的にイオン注入した後、熱処理を
して、ソース、ドレイン領域を形成すると同時に、この
ソース、ドレイン領域内に高融点金属シリナイドを形成
する構成を採っている。
及び高融点金属を連続的にイオン注入した後、熱処理を
して、ソース、ドレイン領域を形成すると同時に、この
ソース、ドレイン領域内に高融点金属シリナイドを形成
する構成を採っている。
ホ）実施例
第１図乃至第８図は本発明ＭＯ８ＦＥＴの製造方法を工
程順に示す断面図であって、これ等の図を用いて本発明
を詳述する。まず、−導電型例えばＮ凰半導体基板（１
）上にゲート酸化膜（２）、多結晶シリコン層（３）、
５１０２膜（夷、を夫々４００λ、５ｓｏｏｉ、１ｏｏ
ｏＡの膜厚で順次積層形成すゲート電極形状のレジスト
（５）を設け（第２図）、とのレジスト（５）をマスク
として弗酸と弗化アンモニウムの混合溶液を用いたウェ
ットエツチングによシ、上記５ｉ０２膜（４）及び多結
晶シリコン層（３）をエツチングし、ゲート電極（６）
を形成した後、レジスト（５ンを除去する（第６図）。
程順に示す断面図であって、これ等の図を用いて本発明
を詳述する。まず、−導電型例えばＮ凰半導体基板（１
）上にゲート酸化膜（２）、多結晶シリコン層（３）、
５１０２膜（夷、を夫々４００λ、５ｓｏｏｉ、１ｏｏ
ｏＡの膜厚で順次積層形成すゲート電極形状のレジスト
（５）を設け（第２図）、とのレジスト（５）をマスク
として弗酸と弗化アンモニウムの混合溶液を用いたウェ
ットエツチングによシ、上記５ｉ０２膜（４）及び多結
晶シリコン層（３）をエツチングし、ゲート電極（６）
を形成した後、レジスト（５ンを除去する（第６図）。
尚、ここで、ゲート電極（６）側面部には熱酸化等によ
・りて５ｉ０２膜（７）を設けてゲート電極（６）を保
護しておく。続いて、上記５ｉ０２膜（４）及びゲート
電極〔６）をマスクとして２５Ｋａｖのエネルギーで１
ｘ１ｏ／。
・りて５ｉ０２膜（７）を設けてゲート電極（６）を保
護しておく。続いて、上記５ｉ０２膜（４）及びゲート
電極〔６）をマスクとして２５Ｋａｖのエネルギーで１
ｘ１ｏ／。
程度ボロンＢをイオン注入しく第４図）、さらに高融点
金属、例えばモリブデンＭＯを１５０ＫｅＶのエネルギ
ーで２Ｘ１０１５〜１ｘ１ｏ ／ａＡイオン注入する（
第５図）。これにより、Ｂ及びＭＯが基板（１）内の略
同−領琥に注入される。次に、基板（１）全体を低温（
６ｏｏ〜７ｏｏ℃）で３０分間熱処理を行い、接合の深
さが０．３〜０．４戸の浅いＰ型のソース、ドレイン領
域（８）（９）を形成する（第６図）。同時に、このソ
ース、ドレイン領域（８）（９Ｊ内では注入したＭｏと
基板（１）を構成するＳｔが合金化してＭＯシリサイド
が形成され、このソース、ドレイン領域（８）（９Ｊの
シート抵抗は非常に低くなる。その後、基板全面にＰＳ
Ｇ等から成る層間絶縁膜間を設け、ソース、ドレイン領
域（８）（９）上のゲート酸化膜（２Ｊ１層間絶縁膜叫
適所にソース、ドレイン領域（８）（９Ｊを露出するコ
ンタクトホールａ凹ａを開設する（第７図）。最後に、
これらのコンタクトホールαＩＪｔｔａを介してソース
、ドレイン領域（８）（９）に接するソース、ドレイン
電極α３（Ｉ４をｈｐで形成してＭＯＳＦＥＴを完成す
る（第８図）。このとき、上述したようにソース、ドレ
イン領域（８）（９３はモリブデンシリサイドに依って
低抵抗化されているので、ソース、ドレイン電極１３（
１４）とソース、ドレイン領域（８）、（９）と祉良好
なオーミックコンタクトを呈する事となる。
金属、例えばモリブデンＭＯを１５０ＫｅＶのエネルギ
ーで２Ｘ１０１５〜１ｘ１ｏ ／ａＡイオン注入する（
第５図）。これにより、Ｂ及びＭＯが基板（１）内の略
同−領琥に注入される。次に、基板（１）全体を低温（
６ｏｏ〜７ｏｏ℃）で３０分間熱処理を行い、接合の深
さが０．３〜０．４戸の浅いＰ型のソース、ドレイン領
域（８）（９）を形成する（第６図）。同時に、このソ
ース、ドレイン領域（８）（９Ｊ内では注入したＭｏと
基板（１）を構成するＳｔが合金化してＭＯシリサイド
が形成され、このソース、ドレイン領域（８）（９Ｊの
シート抵抗は非常に低くなる。その後、基板全面にＰＳ
Ｇ等から成る層間絶縁膜間を設け、ソース、ドレイン領
域（８）（９）上のゲート酸化膜（２Ｊ１層間絶縁膜叫
適所にソース、ドレイン領域（８）（９Ｊを露出するコ
ンタクトホールａ凹ａを開設する（第７図）。最後に、
これらのコンタクトホールαＩＪｔｔａを介してソース
、ドレイン領域（８）（９）に接するソース、ドレイン
電極α３（Ｉ４をｈｐで形成してＭＯＳＦＥＴを完成す
る（第８図）。このとき、上述したようにソース、ドレ
イン領域（８）（９３はモリブデンシリサイドに依って
低抵抗化されているので、ソース、ドレイン電極１３（
１４）とソース、ドレイン領域（８）、（９）と祉良好
なオーミックコンタクトを呈する事となる。
へ）発明の効果
以上述べた如く本発明ＭＯ８ＦＥＴの製造方法は、ゲー
ト電極をマスクとして基板表面部に不純物及び高融点金
属を連続的にイオン注入した後、熱処理をしているので
、形成されたソース、ドレイン領域内にはシリサイドが
含有され良状態にな夛、接合を浅く形成してもソース、
ドレイン領域のシート抵抗を低く抑えて、ソース、ドレ
イン電極とオーミックなコンタクトが採れる。従って、
半導体基板上に形成するＭＯＳＦＥＴの微細化が可能と
なル、ひいてはＭＯＳＦＥＴを用いた半導体装置の高集
積化が図れる。
ト電極をマスクとして基板表面部に不純物及び高融点金
属を連続的にイオン注入した後、熱処理をしているので
、形成されたソース、ドレイン領域内にはシリサイドが
含有され良状態にな夛、接合を浅く形成してもソース、
ドレイン領域のシート抵抗を低く抑えて、ソース、ドレ
イン電極とオーミックなコンタクトが採れる。従って、
半導体基板上に形成するＭＯＳＦＥＴの微細化が可能と
なル、ひいてはＭＯＳＦＥＴを用いた半導体装置の高集
積化が図れる。
第１図乃至第８図は本発明ＭＯ８ＦＥＴの製造方法を工
程順に示した断面図である。 （１）・・・半導体基板、（６ト・・ゲート電極、（８
１（９Ｊ・・・ソース、ドレイン領域、 １１３Ｑ４）
・・・ソース、ドレイン電極。
程順に示した断面図である。 （１）・・・半導体基板、（６ト・・ゲート電極、（８
１（９Ｊ・・・ソース、ドレイン領域、 １１３Ｑ４）
・・・ソース、ドレイン電極。
Claims (1)
- １）半導体基板上にＭＯＳＦＥＴを形成するに際し、基
板上にゲート酸化膜を設け、このゲート酸化膜上にゲー
ト電極を形成した後、このゲート電極をマスクとして基
板表面部に不純物及び高融点金属を連続的にイオン注入
し、続いて熱処理をすることによシ上記半導体基板内に
ソース、ドレイン領域を設けると同時にこのソース、ド
レイン領域中に高融点金属シリサイドを形成し、上記ソ
ース、ドレイン領域に接するソース、ドレイン電極を設
けて成るＭＯＳＦＥＴの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58146207A JPS6037169A (ja) | 1983-08-09 | 1983-08-09 | Ｍｏｓｆｅｔの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58146207A JPS6037169A (ja) | 1983-08-09 | 1983-08-09 | Ｍｏｓｆｅｔの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6037169A true JPS6037169A (ja) | 1985-02-26 |
Family
ID=15402536
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58146207A Pending JPS6037169A (ja) | 1983-08-09 | 1983-08-09 | Ｍｏｓｆｅｔの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6037169A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6486560A (en) * | 1987-09-29 | 1989-03-31 | Nippon Telegraph & Telephone | Manufacture of semiconductor device |
-
1983
- 1983-08-09 JP JP58146207A patent/JPS6037169A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6486560A (en) * | 1987-09-29 | 1989-03-31 | Nippon Telegraph & Telephone | Manufacture of semiconductor device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH04223341A (ja) | 半導体デバイスの製造方法及び金属ケイカ物層を自己整合的に形成する方法 | |
| JPH02271674A (ja) | 半導体装置 | |
| JPS6037169A (ja) | Ｍｏｓｆｅｔの製造方法 | |
| JPH10209291A (ja) | Ｍｏｓ型半導体装置の製造方法 | |
| JPH0581051B2 (ja) | ||
| JP2758444B2 (ja) | 半導体装置の製造方法 | |
| JP2647842B2 (ja) | 半導体装置の製造方法 | |
| JPH10335645A (ja) | シリサイドを利用したスイッチング素子及びその製造方法 | |
| JPH0127589B2 (ja) | ||
| JPS6138858B2 (ja) | ||
| JPH02226727A (ja) | Ｌｄｄ型ｍｏｓ半導体装置の製造方法 | |
| JPH08264482A (ja) | 半導体装置の製造方法 | |
| JPS61252668A (ja) | 半導体装置の製造方法 | |
| JPS5988868A (ja) | 半導体装置の製造方法 | |
| JPH021120A (ja) | 半導体装置の製造方法 | |
| JP3108927B2 (ja) | 半導体装置の製造方法 | |
| JPS61156883A (ja) | 半導体装置の製造方法 | |
| JPH10125623A (ja) | 半導体装置の製造方法 | |
| KR100228334B1 (ko) | 반도체 장치의 전계효과트랜지스터 제조방법 | |
| JPS59161070A (ja) | 半導体装置の製造方法 | |
| JPS63307778A (ja) | 半導体装置の製造方法 | |
| JPH0265128A (ja) | 半導体装置の製造方法 | |
| JPS6247122A (ja) | 半導体装置の製造方法 | |
| JPH03145137A (ja) | 半導体装置の製造方法 | |
| JP2001110912A (ja) | 半導体装置の製造方法 |