JPS6037921B2 - クロツク周期を動的に選択可能なクロツク・システム - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、データ処理システムに関する。

より詳細にはデータ処理システムにおける情報の転送に
制御に使用されるクロック・システムに関する。従来技
術の説明 データ処理システムにおいては、情報の転送は一般にク
ロツク・パルスにより制御されるが、そのクロツク・パ
ルスは、クロック・システムが生成するクロック・サイ
クルから得られる。

典型的なクロツク・システムにおいては、クロツクは矩
形波列信号を生成し、この信号は、クロック・サイクル
の一部では高レベルであり、残りの部分では低レベルで
ある。このタイプのクロツク・システムにおいては、ク
ロック・パルスは、高レベルから低レベルの状態への変
化および（又は）低レベルから高レベルの状態への信号
の変化を検出することにより生成される。データ処理シ
ステムのクロツク・サイクルの長さは、通常中央処理装
置の速度をメモリー速度にマッチさせるよう選択されて
いる。

データ処理システムの提供者が、ある特定のモデルの中
央処理装置に関して種々の速度のメモリーを選択して使
用することは珍しくはない。このような場合、選択可能
なクロツク・サイクル期間を有するクロツク・システム
が使用できれば、中央プロセサの速度を、選択されたメ
モリーの速度へ容易にマッチングすることができる。マ
イクロプログラム化されたデータ処理システムにおいて
、種々のマイクロオペレーションの実行時間は、実施さ
れるマイクロオペレーションの複雑さに応じて変化する
のが通常である。

また、オペレーションが複雑になる程、内部の増設した
論理ゲートに信号を伝播させるためには通常多くの時間
を要する。マイクロプログラム化されたデータ処理シス
テムの性能を最大にするためには、各々別個のマイクロ
オペレーションにより必要とされる時間とマッチするク
ロツク・サイクル期間が得られるようにすることが望ま
しい。このマッチングは多重クロツク・システムを備え
ることにより達成されるが、回路構成要素の経路および
同期の問題を考慮すると、種々の予め定めたクロック周
期が動的に選択できる１つのシステムを有することが遥
かに望ましい。その選択プロセスは下記の如きものであ
る筈である。即ち、マイクロ命令がマイクロプログラム
制御記憶から読出され、このマイクロ命令により行われ
る特定のマイクロオペレーションが決定された後、実行
されるプロセスにおいて特定のマイクロオペレーション
を完了するのに十分であって、しかも過大ではない時間
を許容するようにクロック周期を調整することができる
のである。このクロツク周期は、マイクロ命令のマイク
ロオペレーションと関連させられることによって黙示的
に選択され得るが、マイクロオペレーションのデコーダ
がこのクロック周期の選択に使用される１つ以上のビッ
トを与える。マイクロ命令の実行をオーバラップさせな
いデータ処理システム、例えば現行のマイクロ命令の実
行中次のマイクロ命令が謙出されるようなデータ処理シ
ステムにおいては、クロツク・システムが、その選択さ
れたクロック周期内にクロツク周期の選択および発生を
行なうものであることが重要である。いかなるクロック
・システムにおいても、特にデータ処理システムにおい
て使用される場合、クロック周期の安定性は重要である
。

即ち、構成素子の動作温度、作用電圧等の変動に起因す
る、又は特定のクロック・システムの製造に使用される
特定の構成素子に起因するクロック周期の変化はできる
だけ少し、ことが望ましい。クロツク・システムの製造
において使用される各構成要素はそれ自体の伝播時間公
差を有する。クロック・システム回路の一経路に使用さ
れる各構成要素の個々の伝播時間公差の総和がクロック
・システムの最悪の場合のタイミングを決定するのに使
用されるため、各経路における構成素子数を少くするこ
とがクロツクの安定性を向上させることになると云える
。また他の素子よりも狭い公差を有する素子を選択する
ことによっても安定性を向上させることができる。例え
ば、比較的弛やかな伝播時間公差を有するマルチパイプ
レータ貝０ちワン‐ショットよりも、電圧および温度の
変動に対して土５％の伝播時間公差を有する遅延回線を
使用することの方がクロツク・システム回路においては
望ましい。構成素子数を最少限にし、又比較的狭い公差
を有する構成素子を用いることによって、製造が経済的
となり製造時の各クロック・システムの個別のチューニ
ング操作が不要となる。データ処理システムにおけるク
ロック・システムは、一般に、エラー条件を生じる情報
の伝達上の誤動作や情報の損失を防止するため、情報が
受取り側の要素にストローブされない時はクロック・パ
ルスを生じないようになっている。

従って、ストール（ｓね１１）信号即ちストール状態が
生じる。例えば典型的なストール状態としては、中央処
理装置の如き使用要素に、データ処理システムのメモリ
ーが情報を与えることを侍期させるようなものがある。
特に、受取側の要素がメモリーから情報を期待するとき
に、もしメモリーが別のクロック・サイクルのための情
報を与えないと指示されれば、クロック・パルスは受取
り側の要素に対し情報をストロープするため生成されな
い。従って、クロック矩形波列信号が状態を変えないよ
うにすることによりクロックをストール（停止）するス
トール状態が発生され、これにより別のクロック・パル
スの生成をストールする。クロック矩形波のトレーン信
号を／・ィ（ｈｉｇｈ）の状態でストールするストール
・ハィ信号を与えることにより、ハイからロー（ｌｏｗ
）へクロック・パルスが変化することは禁止される。ロ
ー状態でクロック矩形波列信号をストールするストール
・ロー信号を与えることにより、ローから／・ィヘクロ
ツク・パルスが変化することも禁止される。しかし、こ
れ等のストール条件は、情報が現在転送中であると表示
されると同時にクリアされて、別のクロック・サイクル
が生じ、パルスはこれから得られる。このようなクロツ
ク・システムにおいては、ストール条件の解消の後でき
る限り短い時間内に再びクロツク・サイクルを開始でき
ることが重要である。発明の目的 発明の主な目的は、複数の選択可能なクロック周期を供
給する改良された装置を提供することにある。

本発明の別の目的は、クロツク・サイクルが開始された
後クロック周期を動的に選択することができるようにす
ることにある。

本発明の更に別の目的は、構成素子の動作温度、動作電
圧によって、又はクロック・システムの製造に当って使
用される特定の構成要素の選択によって周期な不当に変
動しない安定なクロック・サイクルを提供することにあ
る。

本発明の他の目的は、最も短いクロック周期を生成する
ために使用される回路の経路において最少限度の数を構
成素子を有するクロック・システムを提供することにあ
る。

本発明の他の目的は、構成上ストール・／・ィ信号又は
ストール・ロー信号の除去の後最短の時間でクロツク・
サイクルの同期又は開始を行なうようにするためのクロ
ック・システムを提供することにある。

発明の概要 本発明の前記およびその他の目的に一致して、１つ以上
の関連する遅延期間を有する遅延線の如き遅延要素が用
いられ第１の状態と第２の状態を有する制御信号を生成
し、この制御信号は、制御可能な矩形波列ゼネレータに
フィードバックされる。

この遅延要素は、矩形波列ゼネレータにより生じる矩形
波列を受取って遅延させるために使用される。この矩形
波列は、第１の状態を有する第１の部分と第２の状態を
有する第２の部分とを備える一連のクロツク・サイクル
からなっている。遅延回線から１つ以上の遅延された矩
形波列信号を受取って制御信号を形成する論理回路が設
けられている。矩形波列ゼネレータは、クロック・サイ
クルの第２の部分の生成を禁止することにより制御信号
の第１の状態に応答し、これによりクロック・サイクル
の先行する第１の部分の持続期間を延長する。

矩形波列ゼネレータは、通常の持続期間を有するクロッ
ク・サイクルの第２の部分の生成を可能にすることによ
り制御信号の第２の状態に応答する。論理回路は更にサ
イクル選択信号に応答し、この信号は、遅延された１つ
以上の矩形波列信号のどれが制御信号を形成するために
使用されるかを決定し、これによりそのクロック周期を
１組の予め定められたクロツク周期から選択することを
許容する。

シンクロナイザ回路の付加により１クロック・サイクル
の生成中にサイクル選択信号を変更することを可能にし
、これにより矩形波列の生成を許容する。各クロック周
期はこのクロック・サイクルの生成が開始された後に、
動的に選択される。この動的な選択機能によってクロッ
ク・システムは、各クロツク周期が、予め定められてお
り、且つ先行又は後続のクロック・サイクルの期間とは
独立している矩形波列を生成することができる。この矩
形波列ゼネレータは、第１と第２の状態を有する信号で
あるストール・ロー信号に応答するゲート・ロジックを
含んでいる。

このゲート・ロジックは、矩形波列ゼネレータがクロツ
ク・サイクルの第２の状態を生ずることを禁止すること
によりストール・ロー信号の第１の状態に応答し、矩形
波列ゼネレータに最少限度の遅れだけですむ適応方法で
クロック・サイクルの生成を再び行わせることによりス
トール．ロー信号の第２の状態に応答する。矩形波列ゼ
ネレータは、更に第１と第２の状態を有する信号である
ストール・ハィの信号に応答するゲート・ロジックを含
む。この別のゲート・ロジックは、更に、矩形波列ゼネ
レータがクロック・サイクルの第１の状態を生じること
を禁止することによりストール・ハィ信号の第１の状態
に応答し、矩形波列ゼネレータに最少限度の遅れですむ
適応方法でクロック・サイクルの生成を再開させること
によりストール・／・ィ信号の第２の状態に応答する。
好適な実施例も説明 第１図は本発明の装鷹を示すブロック図である。

このように装置則ちクロツク・システムは、クロック・
サイクルおよびクロック・パルスが得られる矩形波列を
生成するために使用される。第２図は矩形波列を示し、
１つのクロック・サイクルがロー（即ち第１）の状態を
有するロー（即ち第１）の部分と、／・ィ（即ち第２）
の状態を有する／・ィ（即ち第２）の部分からなること
を示している。本発明において、クロツク・サイクル・
ゼネレー夕１（以下、ゼネレーターと呼ぶ）は、第１の
矩形波列を生成するために使用され、この第１の矩形波
列は遅延素子４０‘こ与えられてこれにより遅延させら
れる。

望ましい実施態様においては、遅延素子４０は遅延線で
よい。遅延線をその入力部から種々の距離でタップする
公知の技術を用いて、１つ以上の遅延された矩形波列が
遅延素子４０により提供され、前記波列はクロック・サ
イクル・ェクステンダ・ロジック３（以下ェクステンダ
・ロジック３と呼ぶ）に送られる。ヱクステンダ・ロジ
ック３は、１つ以上のサイクル選択信号に応答して、１
つ以上の遅延された矩形波列を使用し、制御信号を形成
するが、この制御信号はェクステンダ・ロジック３によ
りゼネレータ１に出力される。この制御信号はロー（即
ち第１）の状態および／・ィ（即ち第２）の状態を有す
る。ゼネレーターの出力は、以下屡々クロツク・トレー
ン（ｃｌｏｃｋｔｒａｉｎ）と呼ばれるクロック矩形波
列である。制御信号がローの状態にある時にゼネレ−夕
１はク。ック・トレーンがローからハイの状態に変るこ
とを禁止し、制御信号が／・ィの状態にある時ゼネレー
タ１はクロック・トレーンがローから／・ィの状態に変
えること又は／・ィからローの状態に変ることを許容す
るように、ェクステンダ・ロジック３により与えられた
制御信号に応答する。制御信号の。

一の状態によるこの禁止作用は、制御信号の存在しない
場合にクロック・トレーンが／・ィの状態になる時間と
制御信号が／・ィの状態になる時間との差によって拡張
されるクロック・サイクルのローの部分を生じる。以下
に明らかになるように、この拡張時間は遅延素子４０の
種々のタップにより与えられる適当な遅延時間を選択す
ることにより決定される。又以下で判るように、制御信
号は各クロツク。サイクルの間、ローの状態になければ
ならない。さもなければクロック・トレーンは／・ィの
状態になるであろう。更に、第３図は選択シンクロナィ
ザの素子４を付加した本発明の装置を示す。選択シンク
ロナィザ素子４の付加により、クロック周期は１つのク
ロック・サイクルの間、動的に選択される。選択シンク
ロナィザ素子４は、回線４５上に遅延素子４０１こより
供給される遅延された矩形波列を用いて、サイクル選択
信号・のゲート作用をェクステンダ・ロジック３に同期
させる。以下に明らかになる様に、周期が動的に選択さ
れるためには、各クロック・サイクルの間、サイクル選
択信号は安定状態になりェクステンダ・ロジック３にゲ
ートされねばならない。さもなければクロツク・トレー
ンが／・ィの状態になる。第１図、第３図、第４図、第
６図、第７図および第８図においては、記号ＴＩ乃至Ｔ
８は各時点で時点ＴＯ‘こおいて回線１ １で開始する
信号がそれぞれ回線３１，３２，４３，４４，４５，４
６，４７、および３８（第４図）に達すること要するこ
とを示す。

例えば、時点ＴＯで回線１１に生じるパルスは後の時点
Ｔ６で回線４６に達する。第６−１図乃至第７−２図は
ＡからＪで表示された矩形波トレーンを示す。トレーン
Ａ乃至Ｊは、それぞれ回線１１，２１，３１，３２，４
３，４４，４５，４６，４７および第４図の回線３８に
生じる波列である。下記の機能的な記述はゼネレータ素
子１の動作に限定される。

第４図は本発明の望ましい実施態様のダイヤグラムであ
る。第４図は、ゼネレータ素子１はＮＡＮＤゲート１
０、ＡＮＤゲート２０および結線１１，２１，３１およ
び３２を有する遅延素子３０からなることを示す。クロ
ツク信号は回線３１に生じる。この議論では、回線６１
および１ ０１上の信号、即ちＡＮＤゲート２０の上部
の２本の入力は通常不活性即ち／・ィの状態である。回
線６１および１０１上の信号の作用上の用途については
以降の項において説明する。矩形波列は、遅延素子３０
（好適な実施態様においては典型的な遅延線である）お
よびＮＡＮＤゲート１０の反転作用によって基本的には
生成される。ＡＮＤゲート２０の２つの上部の入力が通
常ハィの状態であるため、ＡＮＤゲート２０の出力は、
ＮＡＮＤゲート１ ０に結合されるＡＮＤゲート２０の
下部の入力と等しく、又これにより排他的に制御される
。第５一１図の真理値表により示される如く、ＮＡＮＤ
ゲートの上部の２つの入力がハィの状態にある時、即ち
２進数１である時、ＡＮＤゲートの出力はＡＮＤゲート
の一番下の入力と等しく又これにより制御される。従っ
て、この場合ＡＮＤゲート２０の上部の２つの入力が通
常／・ィの状態であり、ＡＮＤゲート２０は前述の矩形
波列の生成においては実質的な役割を何ら演じないこと
になる。遅延線および反転機能の使用は公知の技術であ
り、これにより第６一１図の波列Ａによって示される如
くＮＡＮＤゲート１０の出力におけるレベルにおける変
化が伝播され、これにより遅延線３０を介して第６−１
図の波列Ｄを生じる。

このようにして生じた波列のクロック・サイクルは遅延
素子３０の遅延の２倍の期間Ｔ２プラスＮＡＮＤゲート
１ ０およびＡＮＤゲート２０の遅延に等しい期間を有
する。第６−１図の波列Ｂおよび全ての他の波列は、本
発明の作用に関する論議を簡単にするため、あたかもゲ
ート１０，２０，５０，６０，７０，８０，９０，１０
０およびフリツプフロツプ１１０および１２０、および
インバータ１３０と関連する遅延がないものとして示し
たことが判ろう。しかし、波列ＡおよびＤにより示され
る矩形波列の各部の持続期間は遅延素子３０の遅延時間
プラスＮＡＮＤゲート１ ０およびＡＮＤゲート２川こ
より生じる遅れに等しいこと、又波列Ａは波列Ｄのタイ
ミングからＮＡＮＤゲート１０の遅れ分だけ遅れている
こと、更に波列Ｂは波列ＤのタイミングからＮＡＮＤゲ
ート１ ０の遅れプラスＡＮＤゲート２０の遅れだけ遅
れていることが判る。クロック信号を生じるためにはこ
の遅延素子３０の入力部から出力部迄のいずれからでも
タップを取出すことは公知である。

一例として、このような１つのタップを第４図の装置に
示す。このタップは回線３１で示し、これは波列Ｂのク
ロック信号から時間ＴＩの遅れを有する波列Ｃのクロッ
ク信号を生じる。例示のため第４図は２つのサイクル選
択信号則ちＣＳＩおよびＣＳ２で示されたビットの使用
を示す。

サイクル選択信号を用いて可能な予め定められたクロッ
ク周期のどれを生成すべきかを選択する。このサイクル
選択信号の数および符号化は本発明にとっては重要でな
いが、例示のために、第４図の論理図は中央プロセサ５
から生じるＣＳＩとＣＳ２で示した２つのサイクル選択
信号を有する。第４図は、中央プロセサ５内部のマイク
ロプログラム・コントローラ６によるマイクロ命令の復
号によって与えられるサイクル選択信号を示している。
典型的なマイクロプログラムド・コンビユータ即ちコン
トローラについては１９７７年１月１１日に発行された
米国特許第４，００３ ０３３号に記載されており、本
文ではこれ以上説明する必要はない。サイクル選択信号
はマイクロプログラム・コントローラ６によりセットさ
れて所要のクロツク周期を生じる。あるクロツク周期が
、マイクロ命令のマイク。オペレーションと関連させら
れることにより黙示的に選択され得るか、あるいはマイ
クロ命令が、クロツク周期を明白に指示する１ビット以
上のクロツク選択フィールドを含むことができるかのい
ずれかである。信号ＣＳＩとＣＳ２は２進符号化され、
これにより２つの信号に例えば４つの可能な予め定めら
れたクロツク周期即ち基本、中程度の短期、中程合の長
期、および長期の周期の１つを選択させる。第８図はこ
の４つのクロック周期の各々の選択に使用される信号Ｃ
ＳＩおよびＣＳ２の値を表記するものである。前記のク
ロック周期の数くらいの周期数又は他の選択信号符号化
法は本発明の範囲から逸脱することなく適用され得るも
のと考える。基本クロツク・サイクル 第８図において、基本クロック・サイクルは信号ＣＳＩ
およびＣＳ２をハィに即ち２進数１にセットすることに
より選択される。

この状態は、回線６１および１０１の信号をハィに強制
することにより遅延素子４０の出力を禁止し、基本クロ
ツク・サイクルに対してゼネレーターを条件付ける。信
号ＣＳＩを／・ィにセットした結果回線１ １１の信号
が／・ィになってこの状態を維持し、信号ＣＳ２をハイ
にセットしたため回線１２１の信号がハィになってこの
状態を維持する。この作用が行われる方法については以
下に論述する。回線１２１の信号を／・ィの状態則ち２
進数１にセットしたためローの信号則ち２進数零をＮＯ
Ｒゲート８０出力に生じる（第５一４図の真理値表参照
）が、この状態は更にＮＡＮＤゲート９０の出力に２進
の１を生じさせる。ハィの状態の回線１２１の信号は又
ＯＲゲート５０の出力に１を生じさせる（真理値表第５
−３図参照）。ストール・ローの状態を進行させないの
で、ＡＮＤゲート１ ００の一番下の入力におけるスト
ール・ローの信号はハイとなり、従ってＡＮＤゲート１
００への３つの全ての入力はハイとなり、ＡＮＤゲート
２０の一番上の入力に結合される回線１０１にハイの信
号を生じる。回線１ １ １の信号をハィの状態にセッ
トすると、ＡＮＤゲート２０の真中の入力に結合された
回線６１であるＯＲゲート６０の出力に１を生じる。Ａ
ＮＤゲート２０の一番上および真中の入力が共にハイで
あると、ＡＮＤゲート２０の出力はＡＮＤゲート２０の
一番下の入力により制御されこれを等しくなる（第５ー
ー図真理値表参照）。このため、遅延素子４０からの出
力即ち回線６１および１０１の信号は、遅延素子４０か
らの出力が何であれ／・ィの状態を維持し、基本クロッ
ク・サイクルに対しゼネレー夕１を条件付ける。ストー
ル・／・ィの操作の完了の結果、ストールハイの信号は
ハイになってこの状態を維持し、／・ィの信号が回線３
２にもあるためＮＡＮＤゲート１０の出力はＡＮＤゲー
ト２０の出力と同様に。

一となる。ＮＡＮＤゲート１０の出力は遅延素子４０を
活動状態にさせ、ＡＮＤゲート２０の出力は遅延素子３
０を活動状態にする。これにより、以下の項の説明する
ように、遅延素子３０と４０に基本クロック・サイクル
を生成させる。ＡＮＤゲ−ト２０の出力がローになった
後時点ＴＩにおいて、回線３１の遅延素子３０のタップ
は時間切れとなって波列Ｃをローに強制し、基本クロツ
ク・サイクルのロー部分を開始する。

ＮＡＮＤゲート２０の出力がローとなった後の時点Ｔ２
において、回線３２の遅延素子３０のタップは時間切れ
となって波列Ｄをローに強制し、ストール・／・ィの信
号が／・ィの状態を継続するとＮＡＮＤゲート１０の下
の入力におけるローの信号の発生によりＮＡＮＤゲート
１０からの出力はハイの状態に、又ＡＮＤゲート２０の
出力も／・ィの状態に強制される。時間ＴＩだけ後で、
遅延素子３川ま回線３１のタップを強制的に時間切れに
させて波列Ｃをハィに強制し、第６−１図に示す如く基
本クロツク・サイクルのロー部分を完了させ、基本クロ
ック・サイクルのハィ部分を開始させる。ＡＮＤゲート
２０の出力がハィとなった後時点Ｔ２において、遅延素
子３０の回線３２のタップは時間切れとなって波形トレ
ーンＤをハィに強制する。ＮＡＮＤゲート１０の下の入
力にハイ信号を、又ＮＡＮＤゲ−ト１０の上の入力にハ
イに維持させているストール・／・ィの信号を供給する
と、ＮＡＮＤゲート１ ０の出力はローとなってＡＮＤ
ゲート２０の出力をローに強制する。時間ＴＩだけ後で
、回線３１の遅延素子３０の出力はローとなり、現時点
の基本クロック・サイクルの／・ィ部分を完了し、次の
クロック・サイクルのロー部分を開始する。基本クロッ
ク・サイクルのハィの部分は時間Ｔ２に等しい持続期間
を有する。中程度の短期クロック・サイクル 再び第８図においてて、中程度の短期クロック・サイク
ルはサイクル選択信号ＣＳＩおよびＣＳ２をハイの状態
にセットすることによって選択されることが判る。

以下において明らかにされるように、信号ＣＳＩをロー
にセットすることにより、回線１１１の出力をローにし
て維持し、信号ＣＳ２をハイにセットすることにより回
線１２１の出力を／・ィにして維持する。基本クロック
・サイクルの説明から判るように、ストール・ロー信号
が／・ィであるのと関連する回線１２１の信号をハィの
状態にセットする結果、ＡＮＤゲート１００の出力は常
に遅延素子４０のタップである回線４４，４５，４６，
４７の信号レベルとは無関係にハィの状態を維持するこ
とになる。回線１１１の信号がローであるため、ＯＲゲ
ート６０の出力は回線４３の遅延素子４０１こより与え
られる信号のレベルにより制御されてこれと等しくなる
。第４図から明らかなように、ＡＮＤゲート２０の出力
は、回線４３の遅延素子４０の出力およびＮＡＮＤゲー
ト１０の出力によって制御される。また、以下の説明で
明らになるように、信号ＣＳＩをローにセットし、ＣＳ
２を／・ィにセットすることにより、回線４３の遅延素
子４０からの制御信号が、時間Ｔ２から時間Ｔ２プラス
Ｔ３までクロック・サイクルのローの部分の持続時間を
拡張することと、時間Ｔ２の持続時間を有するハィの部
分と時間Ｔ２ブラスＴ３の持続期間を有するローの部分
とを有する中程度の短期クロツク・サイクルを生じるこ
と、を可能にする。中程度の短期クロック・サイクルの
ローの部分の期間中の初期動作は、前述の基本クロック
・サイクルにおけるものと実質的に同じである。

ストール・／・ィの操作の完了がＮＡＮＤゲート１０と
ＡＮＤゲート２０の出力をローに駆動する。この時ＡＮ
Ｄゲート２０の出力は、ＡＮＤゲート２０の一番下の入
力がＮＡＮＤゲート１０の出力に結合されるため、回線
４３および６１の信号レベルの如何にかかわらずローに
なることに留意され度い。ＮＡＮＤゲート１０の出力は
遅延素子４０を活性化し、ＡＮＤゲート２０の出力は遅
延素子３０を活性化する。このため遅延素子３０と４川
ま以下の項で説明するごとく中程度の短期クロック・サ
イクルを生成するよう条件付けされる。時点ＴＩにおい
てＮＡＮＤゲート１０とＡＮＤゲート２０の出力がロー
になった後、回線３１の遅延素子３０のタップが時間切
れとなって波列Ｃをローに強制し、これにより中程度の
短期クロック・サイクルのロー部分を開始する。

ＮＡＮＤゲート１０の出力がローになった後、時点Ｔ３
において、回線４３の遅延素子４０のタップが時間切れ
となり、回線６１のＯＲゲート６１の出力と共に波形Ｅ
をローに強制する。第４図は、このような条件下、即ち
信号ＣＳＩがローである条件下では、ハイの信号がＮＡ
ＮＤゲート１ ０の出力に生じた後時間Ｔ３迄ＯＲゲー
ト６０の出力がローの状態を持続することを示している
。時間Ｔ２において、ＮＡＮＤゲート１ ０およびＡＮ
Ｄゲート２０の出力がローとなった後、回線３２の遅延
素子３０のタップは時間切れとなって波形Ｄをローに強
制する。ストール・／・ィの信号がハィの状態を継続す
ると、ＮＡＮＤゲート１０の下の入力のロー信号の発生
はＮＡＮＤゲート１０の出力を／・ィの状態に強制する
。前述の如く、ェクステンダ・ロジック３により与えら
れる制御信号はクロック・トレーンがハィの状態になる
前においてローの状態にならなければならない。

中程度の短期クロック・サイクルの場合にこのことは、
制御信号が専ら回線４３の遅延素子４０から得られるた
め、時間Ｔ３が時間Ｔ２より短くなければならないと云
う要件にかえられる。

もしこの条件が満たされなければ、ＮＡＮＤゲート１０
の出力はＡＮＤゲート２０の一番上の入力がローになる
前にハィの状態になり、従って、クロック・サイクルの
ローの部分が所要の方法で制御信号によって拡張される
ことはない。第６一２図は、時間Ｔ３を時間Ｔ２の５分
の２になるように選択し中程度の短期クロツク・サイク
ルである、即ちＴ３はＴ２より短いと云う要件は満たさ
れることを示し、所要の結果は第６一２図の波形トレー
ンＣにおいて達成される。第６−３図は、時間Ｔ３を時
間Ｔ２の５分の７に選択された中程度の短期クロツク・
サイクルを示している。即ち時間Ｔ３は時間Ｔ２より短
いと云う要件は満たされず、その結果第６−３図の波列
Ｃは所要の波列ではないことを示す。本発明のゲートと
関連する遅延はないと云う単純化のための仮定はごてお
き、制御信号はローの状態になければならず、さもなけ
れば中程度の短いクロツク・サイクルに対してクロツク
・トレーソが／・ィの状態になると云う要件は、時間Ｔ
３にＯＲゲート６０の関連する遅れの時間を加えたもの
が、時間Ｔ２にＡＮＤゲート２０とＮＡＮＤゲ−ト１０
の関連する遅れの時間を加えたものより短くなければな
らないと云う要件になる。

前述およびその他のクロツク・サイクルについては、あ
たかも本発明のゲートと関連する遅れがないものとして
論述される。ＮＡＮＤゲート１０の出力側に／・ィの信
号が発生してもＡＮＤゲート２０の出力を直ちに変化さ
せることはなく、そのＡＮＤゲート２０の出力はＮＡＮ
Ｄゲート１０の出力側から／・ィの信号が遅延素子４０
を伝播してＡＮＤゲート２０の一番下の入力側に最初に
生じた後、時間Ｔ３で回線６１上に生じる迄ローの状態
を継続する。

時間Ｔ３の後、ＡＮＤゲート２０への３つの全ての入力
はハイとなり、ＡＮＤゲート２０の出力はローから／・
ィの状態になる。回線３２の遅延回路３０の出力がロー
の状態を維持し、従ってＡＮＤゲート２０の出力がロー
から／・ィになった後、時点Ｔ２迄ＮＡＮＤゲート１０
の出力は／・ィの状態を維持することが判る。更に、信
号ＣＳＩがロー、信号ＣＳ２が／・ィであるため回線４
３の遅延素子４０の出力がハイとなる迄ＡＮＤゲート２
０の出力はローの状態を維持することに留意されたい。
ＡＮＤゲート２０の中間入力においてハイの信号が発生
し、時間Ｔ３においてＡＮＤゲート２０の一番下の入力
に結合されるＮＡＮＤゲート１０の出力側に始めてハィ
の信号が発生した後、ＡＮＤゲート２０の出力はハィの
状態となる。時間ＴＩにおいてＡＮＤゲート２０の出力
がハイとなった後、回線３１の遅延素子３０のタップが
時間切れとなって波列Ｃをハィに強制し、中程度の短期
クロック・サイクルのハィの部分を開始しＴ２プラスＴ
３の時間を有するロー部分を完了する。このハィの信号
は遅延素子３０を伝播し、ＡＮＤゲート２０の出力側に
最初に生じた後、時間Ｔ２において回線３２に生じる。
ＮＡＮＤゲート１ ０の一番下の入力のこのハイ信号は
ＮＡＮＤゲート１ ０の出力をローに強制し、更にＡＮ
Ｄゲート２０の出力をローに強制する。このローの信号
は遅延素子３０を伝播し、時間ＴＩの後波列Ｃをローに
強制し、これによって／・ィの部分を時度Ｔ２で完了す
る。クロック・サイクルの／・ィの部分が完了すること
により、中程度の短期のクロック・サイクルも完了し、
次のクロック・サイクルに対し本装置の条件付けする。

中程度の長期クロツク・サイクル 再び第８図において、中程度の長期クロック・サイクル
はサイクル選択信号ＣＳＩをハイに、信号ＣＳ２をロー
にセットすることにより選択されることが判る。

信号ＣＳｉの／・ィの状態のセッティングは、回線１１
１の信号をハイにさせてこれを維持させる結果となり、
信号ＣＳ２のローへのセッティングは回線１２１の信号
をローにさせてこれを維持させる結果となる。これが行
われる方法については以下に説明する。基本クロック・
サイクルにおいて前に判ったように、回線１１１の信号
を／・ィの状態にセットする結果、ＯＲゲート６０の出
力、従ってＡＮＤゲート２０の真中の入力は、遅延素子
４０の回線４３の信号レベルの如何に拘りなく／・ィの
状態に維持させることになる。更に、回線１１１の信号
をハィにセットする結果、ＮＯＲゲート８０の出力がロ
ーになり、このためＮＡＮＤゲート９０の出力は／・ィ
となって遅延素子４０からの回線４６および４７の信号
レベルの如何に拘わらずその／・ィの状態を維持するこ
とになる。ストール・ロー信号が／・ィの状態を維持す
ることに関連してＮＡＮＤゲート９０の出力が／・ィの
状態を維持することは、ＡＮＤゲート１００の出力が回
線５１のＯＲゲート５０の出力に結合されるＡＮＤゲー
ト１００の真中の入力に等しくかつこれにより制御され
る結果となる。ＯＲゲート５０の上側の入力はローの状
態の回線１２１であるため、ＯＲゲート５０の出力は、
遅延素子４０の回線４４である下側の入力に等しくかつ
これにより制御される。

この結果、ＡＮＤゲート２０の上側の入力は回線４４の
遅延素子４０の出力により制御されかつこれと等しく、
ＡＮＤゲート２０の真中の入力はハィであり、ＡＮＤゲ
ート２０の一番下の入力はＮＡＮＤゲート１０の出力に
より制市されかつこれと等しいことになる。このような
条件が確立されると、中程度の長期クロツク・サイクル
の作用は、このクロツク・サイクルの場合にはＡＮＤゲ
ート２０の一番上の入力は回線４４の遅延素子４０の出
力により制御され、ＡＮＤゲート２０の真中の入力は常
に／・ィである点が異なるだけで中程度の短期クロック
・サイクルと同様である。

中程度の短期クロック・サイクルにおいては、ＡＮＤゲ
ート２０の上側の入力が常にハィであり、ＡＮＤゲート
２０の真中の入力は回線４３の遅延素子４０の出力によ
り制御されるのである。中程度の短期のクロック・サイ
クルにおいて前に明らかにしたように、ＡＮＤゲート２
０は、ハイの信号が遅延素子４０を経てＡＮＤゲート２
０の入力側に送られる迄遅延素子３０の入力が／・ィの
状態になることを禁止することによりクロック・サイク
ルのローの部分の拡張を制御するのに使用される。中程
度の短期クロツク１サイクルにおいては、この伝播には
時間Ｔ３を必要とし、ハィの信号はＯＲゲート６０を介
してＡＮＤゲート２０の真中の入力側に送られる。中程
度の長期のクロツク・サイクルの場合には、この伝播は
時間Ｔ４を要し、ハィの信号はＯＲゲート５０およびＡ
ＮＤゲート１ ００を介してＡＮＤゲート２０の上の入
力側に入れられる。前述の如く、クロック信号はローの
状態になければならすさもなければクロツク。

トレーンは／、ィの状態になる。制御信号が専ら遅延素
子４０の回線４３の１つのタップから得られる前述の中
程度の短期のクロック・サイクルの場合には、この要件
は時間Ｔ３が時間Ｔ２より短いことを要求することによ
り満たされることが示された。制御信号が専ら遅延素子
４０の回線４４の１つのタップから得られる中程度の長
期のクロック・サイクルにおいては、この要件は時間Ｔ
４が時間Ｔ２より短いことを要求することにより満たさ
れる。中程度の短いクロック・サイクルの場合における
如く、クロツク・サイクルの／・ィの部分の持続期間は
、遅延素子３０１こより制御され、時間Ｔ２の期間であ
り、遅延素子４０からの出力のいずれにも影響されない
。ハィの部分が完了することにより、中程度の長期のク
ロツク・サイクルが完了し、次のクロック・サイクルの
ため本装置が条件付けられる。前述の如く、信号ＣＳＩ
をハィに、信号ＣＳ２をローにセットすることにより、
中程度の長期クロック・サイクルの選択により、制御信
号がクロック・サイクルのローの部分の期間を時間Ｔ２
から時間Ｔ２プラス時間Ｔ４に拡張すること、および時
間Ｔ２持続する／・ィ部分と時間Ｔ２プラスＴ４持続す
るローの部分を有する中程度の長期クロック・サイクル
を生じることを可能にする。長期クロツク・サイクル前
述の諸クロツク・サイクルにおいては、クロック信号が
、各クロック・サイクルの間ローの状態になければなら
ず、さもなければクロック・トレーンがハィの状態にな
る、と云う要件は、制御信号の形成に使用される単一信
号に対して遅延素子４０１こより与えられる遅延時間が
、ゼネレータ１の遅延素子６０の遅延時間、即ち時間Ｔ
２よりも短いことを要件とすることにより満たされた。

遅延素子４０から送られる、適当な一連の遅延された矩
形波列信号を用いることにより、遅延素子４０の最も長
い遅延時間が遅延素子３０１こよって与えられる遅延時
間Ｔ２を超過するようにさせることが可能である。例示
のため、望ましい実施態様においては、長期のクロック
・サイクルの制御信号が回線４３，４４，４６，４７の
信号を論理的に一緒にＡＮＤすることにより形成される
。時間Ｔ３は時間Ｔ４より短く、時間Ｔ４は時間Ｔ６よ
り短く、時間Ｔ６はＴ７より短いため、望ましい実施態
様では、時間Ｔ６と時間Ｔ４の間、および時間Ｔ７と時
間Ｔ６の間の時間差が時間Ｔ２より短いと云う制約を導
入し、又時間Ｔ３とＴ４は時間Ｔ２より短いと云う制約
を維持することにより、時間Ｔ３においてローの状態に
なり時間Ｔ７迄ローの状態を維持する制御信号が生成さ
れる。一たん制御信号がローの状態になると、制御信号
は所要の拡張期間の終り迄ローの状態を維持しなければ
ならないと云う要件は、例えば中程度の短期のクロツク
・サイクルの場合に見出すことができる。中程度の短期
のクロック・サイクルにおいては、ＡＮＤゲート２０の
上側の入力は常にハィでありかつＡＮＤゲート２０の下
側の入力は真中の入力に先立ってハィとなるため、クロ
ック・サイクルのローの部分の拡張は、ＡＮＤゲート２
０の真中の入力により制御される。従って、ＡＮＤゲー
ト２０の出力は／・ィとなりその後クロツク・トレーン
はＡＮＤゲート２０の真中の入力が／・ィになる時に／
・ィとなる。再び第８図を参照すると、長期のクロック
・サイクルはサイクル選択信号ＣＳＩおよびＣＳ２をロ
ーにセットすることにより選択されることが判る。

以下において判るようにＣＳＩをローにセットする結果
回線１１１の出力はローとなってこれを維持し、ＣＳ２
をローにセットする結果回線１２１の出力はローとなり
この状態を維持することになる。ＯＲゲート６０の上側
の入力である回線１１１の信号をローにセットする結果
、ＯＲゲ−ト６０の出力は回線４３の遅延素子４０の出
力であるＯＲゲート６０の下側の入力により制御されか
つこれに等しくなる。この結果、ＡＮＤゲート２０の真
中の入力が回線４３の遅延素子４０の出力により制御さ
れ、かつこれと等しくなる。ＯＲゲート５０の上側の入
力である回線１２１の信号をローにセットする結果、回
線４４の遅延素子４０の出力であるＯＲゲート５０の下
部入力により制御されかつこれと等しいＯＲゲート５０
の出力を生じる。従って、ＡＮＤゲート１００の真中の
入力は回線４４の遅延素子４０の出力によって制御され
、かつこれを等しくなる。回線１１１および１１２の信
号がローであるため、回線８１のＮＯＲゲート８０の出
力はハイとなり、これはＮＡＮＤゲート９０の下側の入
力に結合され、その結果ＮＡＮＤゲート９０の上側の入
力における信号により制御されかつその反転信号である
回線９ １のＮＡＮＤゲート９０の出力を生じる。

即ち、長期のクロック・サイクルの場合には、ＮＡＮＤ
ゲート９０は回線７１とＮＡＮＤゲート７０の出力のィ
ンバータとして作用する。ＮＡＮＤゲートの後にィンバ
ータが接続するものに論理的に等価な回路は、ＮＡＮＤ
ゲートの入力とィンバ−夕の出力を有するＡＮＤゲート
であることは公知である。従って、長期のクロツク・サ
イクルについての議論を簡単にするため、ＡＮＤゲート
１００の一番上の入力は、回線４６と４７の遅延素子４
川こより与えられる信号の論理的ＡＮＤとして議論する
ことにする。ストール・ローの信号はハィの状態を継続
するため、ＡＮＤゲート１ ００の一番下の入力はＡＮ
Ｄゲート１００の出力の決定には何の役割も果たさない
。

ＡＮＤゲート２０の一番上の入力に結合されるＡＮＤゲ
ートの出力は、回線４６と４７の信号の論理的ＡＮＤで
あるＡＮＤゲート１００の上側の入力と、回線４４の信
号であるＡＮＤゲート１００の真中の入力とを論理的Ａ
ＮＤにより制御され、かつこれに等しい。公知のように
、比較的手前のＡＮＤゲートの出力が以降のＡＮＤゲー
トへの入力であるように結合された一連のＡＮＤゲート
に対し論理的に等価な回路は、比較的手前のＡＮＤゲー
トに結合されない入力と最後のＡＮＤゲートの出力とを
有するＡＮＤゲートである。

上記の条件を前提とすれば、長期のクロック・サイクル
の場合、制御信号は回線４３，４４，４６，４７に生じ
る遅延された矩形波列信号の論理的ＡＮＤであることに
なる。各クロツク・サイクルの間、この制御信号はロー
の状態になければならず、さもなければクロック・トレ
ーンは／・ィの状態になる。また所要の拡張期間の終了
迄この制御信号はローの状態を維持しなければならない
と云う要件を満たしている。長期のクロック・サイクル
の動作は前述の中程度の短期および中程度の長期クロッ
ク・サイクルの動作と同様である。

ェクステンダ・ロジック３からの制御信号が時間Ｔ３に
おいてローの状態になり、回線１１の信号がハィからロ
ーの状態になった後の時点Ｔ７ではハイの状態になる。
この制御信号は、時間Ｔ２の持続期間から時間Ｔ２プラ
スＴ７の時間迄拡張されるクロック・サイクルのローの
部分を生じ、時間Ｔ２プラス時間Ｔ７の特続時間のロー
の部分と時間Ｔ２の持続時間のハイの部分とを形成する
こととなる。サイクル選択回路 第４図は望ましい実施態様は、選択シンクロナィザ素子
４を含む本発明の袋贋を示す。

選択シンクロナィザ素子４の構成要素を除去し、回線１
１１にサイクル選択信号ＣＳＩを直接付与するとともに
回線１２１にサイクル選択信号ＣＳ２を直接付与するこ
とにより、前述の如く基本、中程度の短期、中程度の長
期および長期のクロック・サイクルにおける動作がもた
らされる。クロック周期が動的に選択されないこの動作
モード‘こおいては、クロック・サイクルが選択された
後に、ストール・／・ィ信号が／・ィの状態になりクロ
ック・システムが連続的なクロック・トレーンを生成す
る。そして、各クロックの周期は選択された予め定めた
クロック周期である。前述の如く、クロックの周期を動
的に選択させるためには、サイクル選択信号が安定で、
ェクステンダ・ロジック３にゲートされなければならず
、さもなければ各クロツク・サイクルの間クロック・ト
レーンが／・ィの状態になる。

第４図に示された装置において、この要件は、時間Ｔ５
がＴ２より短か〈なるように回線４５の遅延素子４０を
タッピングすることと、遅延された矩形背列をインバー
タ１３０を経てフリツプフロツプ１１０および１２０の
クロック入力に、又サイクル選択信号をフリツブフロツ
ブ１１０および１２０のデータ入力に送ることとによっ
て満たされる。第６一１図は、遅延素子３０１こよって
与えられる時間Ｔ２が最も短いローの部分を有する基本
クロック・サイクルのそのｏ−の部分の持続時間を決定
し、さもなければクロック・トレーンが／・ィの状態に
なる時を決定することを示す。従って、サイクル選択信
号は安定状態になり、クロツク・サイクルのローの部分
の開始の時間Ｔ２内にェクステンダ・ロジック３にゲー
トこれなければならない。選択シンクロナィザ素子４は
、クロック周期の動的選択を許容するため下記の態様で
動作する。

第５一６図は、クロツク信号がローから／・ィの状態に
なる時フリップフロップがゲートし、かつフリツプフロ
ップの出力側に入力信号をホールドすることを示す。回
線４５の遅延された矩形波列信号は、回線１１の信号か
／・ィからローの状態になった後、時点Ｔ５でハィ状態
からロー状態になる。従って、回線１１の信号が／・ィ
からローの状態になった後、時点Ｔ５において回線１３
１のィンバータ１３０の出力がローからハィの状態にな
る。従って、回線１３１のこのクロツク信号は、それぞ
れフリツプフロツプ１１０および１２０へのサイクル選
択信号であるＣＳＩおよびＣＳ２を調時するために使用
される。サイクル選択信号ＣＳＩおよびＣＳ２は、この
クロツク・サイクルのローの部分の開始後時点Ｔ５にお
いてクロック信号が生成される前に、フリップフロップ
１１０および１２川こ対する入力側で安定状態にならな
ければならないことに留意され度い。この条件が満たさ
れる限り、クロック・サイクルのローの部分の開始後、
時点Ｔ５においてサイクル選択信号が回線１１１および
１２１にゲートされる。前述したように、クロック・サ
イクルの前の議論においては、ェクステンダ・ロジック
３の制御信号はＡＮＤゲート２０の真中および一番上の
入力に結合される回線６１および１０１に生じる。

クロック・サイクルのローの部分の最初の部分において
は、回線１１のＡＮＤゲ−ト２０の一番下の入力は信号
はローであり、回線２１のＡＮＤゲート２０の出力も従
ってローである。第５一１図は、ＡＮＤゲートのどの入
力端子に単一のロー信号を入力しても、ＡＮＤゲートの
出力はローの信号となることを示す。従って、クロック
・サイクルのローの部分におけるこの最初の部分では、
ＡＮＤゲート２０の上側の２つの入力の状態は、ローで
あるＡＮＤゲート２０の出力に影響を及ぼさない。従っ
て、ＡＮＤゲート２０の一番下の入力がハィとなる前に
、ＡＮＤゲート２０の一番上および真中の入力の制御信
号が安定状態となる限り、装置は所要の状態で動作して
クロック周期の動的選択を可能にする。回線１１の信号
は、最初／、ィからローになった後、時間Ｔ２において
ハィとなる。この回線１１の信号がハイからローになっ
た後、時点Ｔ５においてＡＮＤゲート２０の一番上およ
び真中の入力の制御信号は安定状態となり、時間Ｔ５が
時間Ｔ２より短いため前述の条件は満たされる。従って
、選択シンクロナィザ素子４の付加により、クロツク周
期が開始された後、動的に選択することができる。第４
図の望ましい実施態様は、遅延素子４０上のタップであ
る回線４５の信号を反転することによってフリツプフロ
ツプ１１０および１２０のクロツク信号が得られること
を示している。

あるいは又、遅延素子３０上のタップである回線３８を
第４図に示した回線４５の代りにィンバータ１３０の入
力側に結合することによりクロック信号を得ることがで
きる。ィンバータ１３０の入力側の回線４５を回線３８
で置換して適切に動作が行われるためには、回線４５が
使用された時、時間Ｔ５が時間Ｔ２より短かくなければ
ならないと云う要件を類似した要件、即ち時間Ｔ８は時
間Ｔ２より短かいという要件が満されなければならない
。この置換は、フリップフロップの入力上の信号が、ク
ロック信号のローから／・ィへの変化時にフリップフロ
ップの出力にゲートされると云う事実により妥当である
。回線４５を用いる場合、回線１３１におけるローから
／・ィへの状態変化は、回線４５の信号がハィからロー
の状態になる時に生じる。回線３８を用いる場合は、こ
のローから／・ィの状態への変化は、回線１１の信号が
ハィからローの状態になった後、時間Ｔ８において生じ
るローの状態に回線３８の信号がハィの状態から変る時
に生じるのである。第６一４図は波列Ｇのあらゆる場合
において、回線４５に生じる信号は時間Ｔ５だけ遅延さ
れた回線１１上に生じる信号である波列Ａと同じである
ことを示している。

回線３８に生じる信号である波列Ｊは、時間Ｔ８だけ遅
延した回線２１上に生じる信号である波列Ｂのそれであ
る。第６−４図は、更に波列Ａの信号が／・ィからロー
の状態になる度毎に、波列Ｂの信号は同時にハィからロ
ーの状態になることを示している。従って、フリップフ
ロップ・クロッキング信号を形成するためィンバー夕１
３０への入力として遅延され使用されるのは信号レベル
におけるこの／・ィからローへの状態の変化であるため
、ィンバータ１３川こ対する入力として使用される遅延
された矩形波が遅延素子４０又は遅延素子３０のいずれ
かから得ることができることになる。ストール状態 第７図乃至第１１図は、制御信号即ち波列Ｅがローの状
態にあって／・ィの状態になる迄継続する時に生じるス
トール・ローの状態によって発生する波列を示す。

ストール・ローの状態は、／・ィの状態からローの状態
になるストール・ロー回線における信号によって表示さ
れる。このストール・ロー状態は、ストール・ロー回線
の信号がローの状態から／・ィの状態になる迄継続する
。第７−１図において、クロツク・トレーン則ち波列Ｃ
のローの部分は、制御信号貝０ち波列Ｅがローの状態か
らハィの状態になる時点を経て、ストール・ローの信号
がローの状態になる時間によって拡張される。即ち、第
７一１図において、最初のクロック・サイクルのロ−の
部分は、制御信号が／・ィの状態になった後、ストール
・ローの信号がストール状態下にある、即ちローの状態
にある時間の長さに等しい時間だけ拡張される。再び第
７−１図において、クロック・トレーンはストール・ロ
ーの状態が解消してから最少限度の時間内に回復するこ
とが判る。

望ましい実施態様において、クロツク・トレーンの回復
時間は、遅延素子３０からクロック・トレ−ン信号がタ
ップされる時間の関数である時間ＴＩと等しい。又、ク
ロック・システムが回復すると、以降のストール条件の
発生迄その通常の動作を継続することに留意すべきであ
る。第７−２図はストール・ローの状態の第２の場合を
示す。

第７一２図において、制御信号則ち波列Ｅが／・ィの状
態である時、ストール・ロー状態は始めて生じ、制御信
号がロ−の状態にある時ストール・ロー状態が終る。第
７−２図において、これ等の条件が確立されると、スト
ール・ロー状態はクロック・サイクルの／・ィの部分を
短縮することが判る。又、制御信号がロー状態にある間
にストール状態を解消すると、正規の持続期間を有する
クロック・サイクルのローの部分となることもわかる。
第７−１図および第７−２図に示される結果を組合せる
と、制御信号がローの状態にある間にストール。

ロー状態を開始し、制御信号が依然としてローの状態に
ある間に除去するならば、クロック。トレーン則ち波列
Ｃはストール・ロー状態の発生により影響されらること
が判る。このことは、更に第４図を参照することにより
理解される。中程度の短期のクロック・サイクルの場合
において判るように、制御信号は、ＯＲゲート６０を経
てＡＮＤゲート２０の真中の入力に接続される回線４３
に生じる波列Ｅである。もし制御信号がローの状態にあ
れば、ＡＮＤゲート２０の出力はローとなる。もしスト
ール状態が、波列Ｅのローである間に生ずるならば、Ａ
ＮＤゲート２０の出力は変化せずローの状態を継続する
。もしストール状態がローからハィの状態になるストー
ル・ロー信号により除去されるならば、ＡＮＤゲート２
０の一番上の入力に結合されるＡＮＤゲート１００の出
力はローから／・ィの状態に変り、従ってＡＮＤゲート
２０の出力は再び一義的に回線４３の信号貝０ち波列Ｅ
およびＮＡＮＤゲート１０の出力によって制御される。
これ等の条件から、波列Ｅがローの状態にある間ストー
ル・ローの状態の発生およびその後の消滅はＡＮＤゲー
ト２０の出力に影響を及ぼさず、従ってこれ等の条件下
ではこのク。ック・トレーンはストール・ロー状態の発
生および消滅により影響を受けないことが判る。ストー
ル・ハイ条件に対するクロツク・システムの応答は、ス
トール・ロー条件に対する応答と同じである。もし波列
Ｄがローである時ストール・／・ィ信号がローになり、
又波列Ｄがハィとなった後ローの状態を維持するならば
、ストール・ハィの信号がハィとなる迄波列Ａがハィの
状態を維持する、即ちクロック・トレーンはハイの状態
にストールされるのである。もし波列Ｄがローの間スト
ール・／・ィの信号がローになり、波列Ｄが依然として
ローである間にハィの状態に戻るならば、ストール・／
・ィの状態の発生および消滅はクロツク波列には見出さ
れない。波列Ｄが／・ィの間ローになるストール・ハイ
の信号のクロツク波列に対する作用は、選択されたクロ
ツク周期とストール・／・ィの信号がローの状態を維持
する時間の長さとの関数である。このような条件下では
、もしサイクル選択信号により選択される遅延期間より
長い間、ストール・／・ィの信号がローの状態を維持す
るならば、クロツク・トレーンはローからハィの状態に
なる。このクロック波列は、ストール・／・ィの信号に
応答して／・ィの状態を維持する。また、このストール
・ハイの信号は、ェクステンダ・ロジック３により与え
られる選択された遅延期間を超えてローの状態である。
前述の如く、最も短い周期が基本サイクルである。

前の議論は、更に、基本クロック・サイクルの回路にお
ける能動状態の素子はＮＡＮＤゲートＩ０、ＡＮＤゲ−
ト２０、および遅延素子３０であることを示している。
第４図の素子の残りのものは、サイクルのロー部分の完
了前、即ちロー部分の開始の時間Ｔ２内にＡＮＤゲート
２０の上部および中間の入力をハィの状態にセットする
ことにのみ寄与し、基本クロツク・サイクルのタイミン
グの決定には能動的役割は演じない。従って、クロック
・システムは最も短い周期の生成に使用される回路にお
いて最少限度の数の構成要素を有する。種々のクロック
・サイクルに関する前述の全ての議論では、クロック・
トレーンは線３１における遅延素子３０のタップに生じ
る信号であるとして論述された。

時間ＴＩには一切の制約がないため、実際に直接ＡＮＤ
ゲート２０の出力又は遅延素子３０のタップから取出さ
れる信号からクロツク・トレーンが得られる。時間ＴＩ
は時間Ｔ２に比較して短いか、等しいか、あるいは長い
かについて一切の制限がない。前述の如く、時間ＴＩは
単にストール・／・ィ又はストール・ローの状態のいず
れかの解消からクロツク・システムが回復する速度を決
定するだけである。第４図に示された回路は他の論理素
子から構成され得、特に更に多くの入力を有する他の論
理素子の使用により素子数を減少するものであること、
又１個の遅延素子は直列に接続された複数の遅延素子で
置換できること、およびこの様な変更例は本発明の範囲
から逸脱することなく適用され得ることが理解されよう
。

【図面の簡単な説明】

第１図は本発明の装置のブロック図、第２図はクロック
・サイクルのロー部分と／・ィ部分とを示すクロック・
システムの生成した矩形波列の一部のダイヤグラム、第
３図は選択シンクロナィザ素子の付加を示す本発明の装
置のブロック図、第４図は本発明の望ましい実施態様の
論理図、第５−１図乃至第５−６図は公知のＡＮＤ，Ｎ
ＡＮＤ，ＯＲおよびＮＯＲ論理ゲート、およびインバー
タおよびフリップフロップに対するそれぞれの論理記号
および関連する真理値表を示す図、第６一１図乃至第６
一５図はそれぞれ基本、中程度の短期、中程度の長期、
および長期のクロック・サイクルの発生の間第４図の装
置の作用を示すパルス列の図、第７−１図は制御信号が
ロー状態で制御信号が／・ィの状態であった後迄継続す
る間ストール・ローの状態が発生する中程度の短期クロ
ック・サイクルの間の第４図の装置の作用を示すパルス
列の図、第７一２図は制御信号が／・ィの状態にあって
制御信号がローの状態になった後迄継続する間ストール
・ローの状態が生じる中程度の短期のクロツク・サイク
ルの間の第４図の装置の作用を示すパルス列の図、およ
び第８図は４つのクロック周期の各々を選択するために
使用されるサイクル選択信号の値を示す表である。 １……クロツク・サイクル・ゼネレータ、３……クロツ
ク・サイクル・エクステンダ・ロジック、４……選択シ
ンクロナィザ素子、１０，２０，５０，６０，７０，８
０，９０，１００・・・・・・ゲート、１１，２１，３
１，３２，３８，４３，４４，４５，４６，４７，６１
，１０１，１１１，１１２，１２１，１３１・・・・・
・回線、３０，４０・・・・・・遅延素子、１１０，１
２０・・・・・・フリツプフロツフ〇。 ‘ノＧ．Ｚ Ｆ／○ ２ ‘ンＧ・３ ‘ノ○．夕 ‘／Ｇ．ク‐Ｊ （ソＧク‐２ ‘ソ○．５．３ ‘ノ○．ク‐夕 ‘ｒＧク‐夕 「ノＧ．ク‐６ Ｆノ○．６‐Ｊ ‘ソＧ・６一２ 上ノ○６‐３ 〆／〇．６一千 ‘ンＧ．６‐グ ‘ノＧ ア‐Ｚ ‘／Ｇ７‐２ ‘／夕．夕

Claims (1)

1. 【特許請求の範囲】 １ 次の（ａ）乃至（ｂ）を具備するクロツク・システ
   ム。 （ａ） クロツク信号（回線３１）を生成する第１の手
   段１０，２０，３０であつて、前記クロツク信号は第１
   の部分と第２の部分とを有し、前記クロツク・システム
   を、前記の第１の部分の持続期間において第１の状態で
   作動させ、前記第２の部分の持続期間において第２の状
   態で作動させる前記第１の手段。 （ｂ） 前記第１の手段に結合して、入力信号を、予め
   定められた期間遅延させる第２の手段４０。 （ｃ） 前記第１の手段及び前記第２の手段に結合し、
   選択信号と、前記第２の手段によつて遅延させられた前
   記入力信号とに応答し、前記の予め定められた期間に等
   しい時間的間隔だけ前記第２の部分の生成をすることを
   前記第１の手段に対し禁止して、前記の予め定められた
   期間に等しい長さだけ前記第１の部分の持続期間を拡張
   する論理手段（第４図のエクステンダ・ロジツク３、及
   び１１０，１２０，１３０。）２ 前記第１の手段は、
   遅延線を有する再循環回路を備え、前記第２の手段への
   前記の入力信号は前記再循環回路より得られることを特
   徴とする特許請求の範囲第１項記載のクロツク・システ
   ム。