JPS6038029B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS6038029B2 JPS6038029B2 JP53064791A JP6479178A JPS6038029B2 JP S6038029 B2 JPS6038029 B2 JP S6038029B2 JP 53064791 A JP53064791 A JP 53064791A JP 6479178 A JP6479178 A JP 6479178A JP S6038029 B2 JPS6038029 B2 JP S6038029B2
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- JP
- Japan
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- junction
- insulating film
- semiconductor
- memory cell
- polycrystalline silicon
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- Recrystallisation Techniques (AREA)
- Read Only Memory (AREA)
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】
本発明は半導体記憶装置に関し、特に接合破壊型プログ
ラマフル・リード・オンリー・メモリ（以下Ｐ−ＲＯＭ
と略記する）の構造に関する。
ラマフル・リード・オンリー・メモリ（以下Ｐ−ＲＯＭ
と略記する）の構造に関する。
Ｐ−ＲＯＭのメモリーセルは第１図に示すようにダイオ
ードＡとＢとを互に逆極性になるように構成されている
。この状態ではいずれかが逆方向にバイアスされても最
初電流は流れず電気的に開放されていて、ダイオードが
接続されていないのと等価となっており、これを記憶情
報の一方に対応させる。
ードＡとＢとを互に逆極性になるように構成されている
。この状態ではいずれかが逆方向にバイアスされても最
初電流は流れず電気的に開放されていて、ダイオードが
接続されていないのと等価となっており、これを記憶情
報の一方に対応させる。
そうして、Ｘに負Ｙに正の電圧を加えて行くとダイオー
ドＡは逆方向の接続となり逆方向降伏電流が流れる。こ
の状態で電流を増加させるとダイオードＡの接合部は破
壊し電気的に短絡状態となる。この状態は加えた電圧を
取り去っても変化せずダイオードＢだけが接続された状
態と見なすことができる。この状態を記憶情報のもう一
方に対応させる。ところで、第１図に示すメモリーセル
は一般にＮＰＮのトランジスタ構造として形成し、ダイ
オードＡにェミッタ・ベース接合から構成されるＰＮ接
合部を当てダイオードＢにベース・コレクタ接合から構
成されるＰＮ接合部を当てている。
ドＡは逆方向の接続となり逆方向降伏電流が流れる。こ
の状態で電流を増加させるとダイオードＡの接合部は破
壊し電気的に短絡状態となる。この状態は加えた電圧を
取り去っても変化せずダイオードＢだけが接続された状
態と見なすことができる。この状態を記憶情報のもう一
方に対応させる。ところで、第１図に示すメモリーセル
は一般にＮＰＮのトランジスタ構造として形成し、ダイ
オードＡにェミッタ・ベース接合から構成されるＰＮ接
合部を当てダイオードＢにベース・コレクタ接合から構
成されるＰＮ接合部を当てている。
上述の如きセルは通常次のようにして形成される。即ち
、第２図に示す如く、Ｎ型シリコン半導体基板１にボロ
ンＢを選択拡散してベース領域２を作り更に前記ベース
領域内にリンＰを選択拡散してェミッタ領域３を作る。
次いでこれらの領域上を覆う二酸化シリコン膜４に対し
、フオトェッチングによって電極窓をあげる。次いでア
ルミニウム配線５をェミッタ領域３の上に被着して抵抗
性接触を形成する。上図の如さ従来のメモリーセルの構
造においては該メモリーセルに情報を書込もうとする際
、もし書込み電流が過大であるとェミッタ・ベース接合
とべ−ス・コレクタ接合との距離、即ち、ベース幅が狭
い場合にはヱミッタ・ベース接合を破壊し更にベース・
コレクタ接合をも破壊してしまう可能性を有するという
欠点をもっている。
、第２図に示す如く、Ｎ型シリコン半導体基板１にボロ
ンＢを選択拡散してベース領域２を作り更に前記ベース
領域内にリンＰを選択拡散してェミッタ領域３を作る。
次いでこれらの領域上を覆う二酸化シリコン膜４に対し
、フオトェッチングによって電極窓をあげる。次いでア
ルミニウム配線５をェミッタ領域３の上に被着して抵抗
性接触を形成する。上図の如さ従来のメモリーセルの構
造においては該メモリーセルに情報を書込もうとする際
、もし書込み電流が過大であるとェミッタ・ベース接合
とべ−ス・コレクタ接合との距離、即ち、ベース幅が狭
い場合にはヱミッタ・ベース接合を破壊し更にベース・
コレクタ接合をも破壊してしまう可能性を有するという
欠点をもっている。
また、破壊（ェミッタ．コレクタ間の短絡）までには至
らないもののメモリーセルのエミツタ・コレクタ間の耐
圧、特性の劣化がある確率で発生するのを防ぐ事は不可
能である。また、更にこのような従来のメモリーセルの
構造であると並設されたメモリーセルとメモリーセルの
間での相互作用が集積度の向上とともに無視できなくな
るようになる。
らないもののメモリーセルのエミツタ・コレクタ間の耐
圧、特性の劣化がある確率で発生するのを防ぐ事は不可
能である。また、更にこのような従来のメモリーセルの
構造であると並設されたメモリーセルとメモリーセルの
間での相互作用が集積度の向上とともに無視できなくな
るようになる。
これを第３図乃至第５図をもって説明する。第３図及び
第４図は共通リード線を構成しているコレクタ領域６内
に隣り合って配置されたメモリーセル７１と他のメモリ
ーセル７１を示しており、８ａ，８ｂはビット線を構成
するアルミニウム配線である。なお、第４図は第３図の
×−Ｘ′断面図である。今メモリーセル７１のべ−ス領
域７ａをＰ型とし共通コレクタ領域６をＮ型とする両メ
モリーセルが近接している場合には隣のメモリーセル７
１のＰ型ベース領域７ｂとの間に寄生のＰＮＰ効果が生
じ７１を通し電流が流れてしまう。
第４図は共通リード線を構成しているコレクタ領域６内
に隣り合って配置されたメモリーセル７１と他のメモリ
ーセル７１を示しており、８ａ，８ｂはビット線を構成
するアルミニウム配線である。なお、第４図は第３図の
×−Ｘ′断面図である。今メモリーセル７１のべ−ス領
域７ａをＰ型とし共通コレクタ領域６をＮ型とする両メ
モリーセルが近接している場合には隣のメモリーセル７
１のＰ型ベース領域７ｂとの間に寄生のＰＮＰ効果が生
じ７１を通し電流が流れてしまう。
このため例えば、第５図に示す半導体記憶装置回路にあ
っては、例えばメモリーセル９に対しワード線１，ＷＬ
Ｉとビット線ＢＬＩとの間に書き込み電流を流して情報
を書き込もうとする際には同図に矢印をもって示すよう
な廻わり込み電流の回路ができてしまう。従って、メモ
リーセル１０とメモリーセル１２の間に電流が流れメモ
リーセル９に書き込めないという障害を生ずる。これは
メモリーセル１１およびメモリーセル１０が既に書き込
まれている場合に発生し、ビット線１，ＢＬＩより流れ
た電流が寄生するＰＮＰ効果のためメモリーセル１０，
１２，１１に廻わり込んだ後、ワ−ド線１，ＷＬＩに現
われることによる。
っては、例えばメモリーセル９に対しワード線１，ＷＬ
Ｉとビット線ＢＬＩとの間に書き込み電流を流して情報
を書き込もうとする際には同図に矢印をもって示すよう
な廻わり込み電流の回路ができてしまう。従って、メモ
リーセル１０とメモリーセル１２の間に電流が流れメモ
リーセル９に書き込めないという障害を生ずる。これは
メモリーセル１１およびメモリーセル１０が既に書き込
まれている場合に発生し、ビット線１，ＢＬＩより流れ
た電流が寄生するＰＮＰ効果のためメモリーセル１０，
１２，１１に廻わり込んだ後、ワ−ド線１，ＷＬＩに現
われることによる。
本発明は上述の如き従来構造の有する欠点を改善しよう
とするものである。
とするものである。
即ち、前記従来構造のＰ−ＲＯＭセルを有する半導体記
憶装置に比較して、２つのＰＮ接合間の距離が任意に設
定できる構造となし、また各メモリーセル間を充分に絶
縁して横方向ＰＮＰ効果の発生をなくし、更には寄生す
る容量の減少をも図るものである。
憶装置に比較して、２つのＰＮ接合間の距離が任意に設
定できる構造となし、また各メモリーセル間を充分に絶
縁して横方向ＰＮＰ効果の発生をなくし、更には寄生す
る容量の減少をも図るものである。
このため、本発明によれば、半導体中に形成された２つ
のＰＮ接合のいずれか一方のＰＮ接合の破壊、あるいは
非破壊によって情報の記憶を行なう記憶素子を有する半
導体記憶装置において、半導体基板上に該半導体基板表
面を覆って絶縁皮膜が形成され、該絶縁皮膜上に、内部
に第１のＰＮ接合が形成され、該第１のＰＮ接合を構成
する一方の領域から該第１のＰＮ接合を覆う絶縁皮膜上
に延在された半導体層中に第２のＰＮ接合が形成されて
なる島状多結晶半導体層からなる半導体記憶素子が複数
個行及び列方向に配設され、少なくとも該半導体記憶素
子間が前記絶縁皮膜上に形成された配線層によって接続
されてなる半導体記憶装置が提供される。
のＰＮ接合のいずれか一方のＰＮ接合の破壊、あるいは
非破壊によって情報の記憶を行なう記憶素子を有する半
導体記憶装置において、半導体基板上に該半導体基板表
面を覆って絶縁皮膜が形成され、該絶縁皮膜上に、内部
に第１のＰＮ接合が形成され、該第１のＰＮ接合を構成
する一方の領域から該第１のＰＮ接合を覆う絶縁皮膜上
に延在された半導体層中に第２のＰＮ接合が形成されて
なる島状多結晶半導体層からなる半導体記憶素子が複数
個行及び列方向に配設され、少なくとも該半導体記憶素
子間が前記絶縁皮膜上に形成された配線層によって接続
されてなる半導体記憶装置が提供される。
以下、本発明による半導体記憶装置の構造及びその製造
方法を図示実施例をもって詳細に述べる。
方法を図示実施例をもって詳細に述べる。
本発明の実施例を第６図に示す。まず、６−１に示す如
くＮ型またはＰ型のシリコン半導体基板１８上に二酸化
シリコン（Ｓｉ０２）膜１４からなる絶縁皮膜を形成す
る。
くＮ型またはＰ型のシリコン半導体基板１８上に二酸化
シリコン（Ｓｉ０２）膜１４からなる絶縁皮膜を形成す
る。
次いで６一２に示す如く上記二酸化シリコン膜１４上に
Ｎ型の多結晶シリコン層１５を厚さ３０〔ムｍ〕程に被
着形成する。次いで、６−３に示す如く該多結晶シリコ
ン層１５をフオトェツチング等により選択エッチングし
て互いに分離、離隔された島状多結晶シリコン層１５′
とし、更に該島状外結晶シリコン層１５″表面に二酸化
シリコンからなる絶縁皮膜１６を形成する。
Ｎ型の多結晶シリコン層１５を厚さ３０〔ムｍ〕程に被
着形成する。次いで、６−３に示す如く該多結晶シリコ
ン層１５をフオトェツチング等により選択エッチングし
て互いに分離、離隔された島状多結晶シリコン層１５′
とし、更に該島状外結晶シリコン層１５″表面に二酸化
シリコンからなる絶縁皮膜１６を形成する。
この時、谷島状多結晶シリコン層１５′は図示されない
多結晶シリコン層１５の延在部によって例えば横方向に
は接続されている。次いで、６一４に示す如く該島状多
結晶シリコン層１５′表面を覆う絶縁皮膜１６の所望箇
所に窓（関口）を形成する。これも周知のフオトェッチ
ング法を適用することができる。次いで、６−５に示す
如く前記窓から当該島状多結晶シリコン層１５′内に棚
素（Ｂ等のＰ型を与える不純物を拡散導入してＰ型領域
１７を形成する。
多結晶シリコン層１５の延在部によって例えば横方向に
は接続されている。次いで、６一４に示す如く該島状多
結晶シリコン層１５′表面を覆う絶縁皮膜１６の所望箇
所に窓（関口）を形成する。これも周知のフオトェッチ
ング法を適用することができる。次いで、６−５に示す
如く前記窓から当該島状多結晶シリコン層１５′内に棚
素（Ｂ等のＰ型を与える不純物を拡散導入してＰ型領域
１７を形成する。
次いで、６−６に示す如く、少なくとも該Ｐ型領域１７
の露出表面及び絶縁皮膜１６表面を覆ってＰ型多結晶シ
リコン層１８を被着形成する。
の露出表面及び絶縁皮膜１６表面を覆ってＰ型多結晶シ
リコン層１８を被着形成する。
次いで、６−７に示す如く該Ｐ型多結晶シリコン層１８
をフオトェッチング等により所望のパターンに形成する
。次いで、フオトエツチング等をマスクとして、イオン
注入法を適用して６−８に示す如くＰ型多結晶シリコン
層１３の一部に燐Ｐを導入してＮ型領域１９を形成する
。
をフオトェッチング等により所望のパターンに形成する
。次いで、フオトエツチング等をマスクとして、イオン
注入法を適用して６−８に示す如くＰ型多結晶シリコン
層１３の一部に燐Ｐを導入してＮ型領域１９を形成する
。
この結晶島状多結晶シリコン層１５′内に第１のＰＮ接
合が、また多結晶シリコン層１８に第２のＰＮ接合が形
成される。しかる後、少なくとも前記Ｎ型領域１９に接
続されたアルミニウム配線層を形成する。第７図及び第
８図は、このようにして不純物導入処理、配線処理がな
された島状多結晶シリコン層１５′の４個の相互間配線
がなされた半導体記憶装置のメモリーセル部の上面及び
断面を示している。
合が、また多結晶シリコン層１８に第２のＰＮ接合が形
成される。しかる後、少なくとも前記Ｎ型領域１９に接
続されたアルミニウム配線層を形成する。第７図及び第
８図は、このようにして不純物導入処理、配線処理がな
された島状多結晶シリコン層１５′の４個の相互間配線
がなされた半導体記憶装置のメモリーセル部の上面及び
断面を示している。
第８図の８−１及び８−２は、それぞれ第７図のＸ，−
Ｘ，′，Ｘ２一Ｘ２′断面を示す。両図においてＢＬ，
，ＢＬは前述の如きアルミニウム配線２０からなるビッ
ト線であり、またＷＬ，ＷＬは多結晶シリコン層１５の
延 部からなるワード線である。更に他の部位は、前述
の第６図に示した各部位に対応した番号を参照している
。ここで注目されるべきことは、ワー線ＷＬ，，ＷＬ２
を構成している多結晶シリコン層１５が電気抵抗の増加
にもかかわらず、隣接する島状多結晶シリコン層１５′
間の全幅にわたって形成されておらず、しかも該島状多
結晶シリコン層１５′内に形成さたＰ型領域１７の形成
されている領域より偏客（第７図にあっては上方向に偏
寄）して形成されている点にある。このようなワード線
部の配置構成により、隣接する島状多結晶シリコン層１
５′間において、Ｐ型領域１７と該多結晶シリコン層１
５′とによって形成されているＰＮ接合が実質的に直線
（例えばＸ，一×，′線）上に対向し隣接することがな
い。
Ｘ，′，Ｘ２一Ｘ２′断面を示す。両図においてＢＬ，
，ＢＬは前述の如きアルミニウム配線２０からなるビッ
ト線であり、またＷＬ，ＷＬは多結晶シリコン層１５の
延 部からなるワード線である。更に他の部位は、前述
の第６図に示した各部位に対応した番号を参照している
。ここで注目されるべきことは、ワー線ＷＬ，，ＷＬ２
を構成している多結晶シリコン層１５が電気抵抗の増加
にもかかわらず、隣接する島状多結晶シリコン層１５′
間の全幅にわたって形成されておらず、しかも該島状多
結晶シリコン層１５′内に形成さたＰ型領域１７の形成
されている領域より偏客（第７図にあっては上方向に偏
寄）して形成されている点にある。このようなワード線
部の配置構成により、隣接する島状多結晶シリコン層１
５′間において、Ｐ型領域１７と該多結晶シリコン層１
５′とによって形成されているＰＮ接合が実質的に直線
（例えばＸ，一×，′線）上に対向し隣接することがな
い。
従ってワード線を共通し、隣接する島状多結晶シリコン
層１５′間にあっても寄生ＰＮＰ効果が発生しない。以
上、本発明の実施例について説明したが、このように構
成されたメモリーセルは以下に示す効果を有するもので
ある。
層１５′間にあっても寄生ＰＮＰ効果が発生しない。以
上、本発明の実施例について説明したが、このように構
成されたメモリーセルは以下に示す効果を有するもので
ある。
本発明によれば、まず２つの接合間の距離を任意に設定
する事が可能であるため、当該メモリーセルへの情報の
書込みの際に接合を不要に破壊する確率が少〈なる。
する事が可能であるため、当該メモリーセルへの情報の
書込みの際に接合を不要に破壊する確率が少〈なる。
また、メモリーセルと他のメモリーセルとは絶縁皮膜及
び空間によって相互に絶縁されているため寄生ＰＮＰ効
果による書込み電流のまわり込み現象の発生は不可能で
あり、メモリーセルへの書込みが不可能になる事が防止
される。
び空間によって相互に絶縁されているため寄生ＰＮＰ効
果による書込み電流のまわり込み現象の発生は不可能で
あり、メモリーセルへの書込みが不可能になる事が防止
される。
また、絶縁皮膜上のメモリーセル間を接続する、例えば
ワード線を多結晶シリコンにより構成しているために金
属配線層の形成が簡略化される。
ワード線を多結晶シリコンにより構成しているために金
属配線層の形成が簡略化される。
更に半導体基板１３とメモリーセルとの間は絶縁皮膜に
よって完全に絶縁されているために半導体基板１３内に
別の素子を形成することが可能であり、例えば該メモリ
ーセルの駆動回路、センスアンプ回路等を構成して、集
積度を向上することができる。
よって完全に絶縁されているために半導体基板１３内に
別の素子を形成することが可能であり、例えば該メモリ
ーセルの駆動回路、センスアンプ回路等を構成して、集
積度を向上することができる。
第１図及び第２図はＲ−ＲＯＭメモリーセルの従来の方
式の説明図、第３図、第４図及び第５図はメモリーセル
間の寄生ＰＮＰ効果の説明図、第６図は本発明による半
導体記憶装置の製造工程の一実施例を示す図、第７図及
び第８図は本発明による半導体記憶装置の一部の上面び
断面図である。 ３，１９・・・・・・Ｎ型領域、２，７・・・・・・Ｐ
型領域、６・・・・・・Ｎ型領域、１，１３・・・・・
・半導体基盤、５，２０・・・・・・アルミニウム配線
、４，１４，１６・・…・絶縁皮膜、９，１０，１１，
１２・・・・・・メモリーセル、１５，１８・・・・・
・多結晶シリコン層第１図第２図 第３図 第４図 第５図 第６図 第７図 第８図
式の説明図、第３図、第４図及び第５図はメモリーセル
間の寄生ＰＮＰ効果の説明図、第６図は本発明による半
導体記憶装置の製造工程の一実施例を示す図、第７図及
び第８図は本発明による半導体記憶装置の一部の上面び
断面図である。 ３，１９・・・・・・Ｎ型領域、２，７・・・・・・Ｐ
型領域、６・・・・・・Ｎ型領域、１，１３・・・・・
・半導体基盤、５，２０・・・・・・アルミニウム配線
、４，１４，１６・・…・絶縁皮膜、９，１０，１１，
１２・・・・・・メモリーセル、１５，１８・・・・・
・多結晶シリコン層第１図第２図 第３図 第４図 第５図 第６図 第７図 第８図
Claims (1)
- １ 半導体中に形成された２つのＰＮ接合のいずれか一
方のＰＮ接合の破壊あるいは非破壊によつて情報の記憶
を行なう記憶素子を有する半導体記憶装置において、半
導体基板上に該半導体基板表面を覆つて絶縁皮膜が形成
され、該絶縁皮膜上に、内部に第１のＰＮ接合が形成さ
れ、該第１のＰＮ接合を構成する一方の領域から第１の
ＰＮ接合を覆う絶縁皮膜上に延在された半導体層中に第
２のＰＮ接合が形成されてなる島状多結晶半導体層から
なる半導体記憶素子が複数個行及び列方向に配設され、
少なくとも該半導体記憶素子間が前記絶縁皮膜上に形成
された配線層によつて接続されてなることを特徴とする
半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53064791A JPS6038029B2 (ja) | 1978-05-30 | 1978-05-30 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53064791A JPS6038029B2 (ja) | 1978-05-30 | 1978-05-30 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54155786A JPS54155786A (en) | 1979-12-08 |
| JPS6038029B2 true JPS6038029B2 (ja) | 1985-08-29 |
Family
ID=13268401
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53064791A Expired JPS6038029B2 (ja) | 1978-05-30 | 1978-05-30 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6038029B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01103112A (ja) * | 1987-10-16 | 1989-04-20 | Furukawa Electric Co Ltd:The | 超高圧ケーブル線路の改修方法 |
-
1978
- 1978-05-30 JP JP53064791A patent/JPS6038029B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01103112A (ja) * | 1987-10-16 | 1989-04-20 | Furukawa Electric Co Ltd:The | 超高圧ケーブル線路の改修方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54155786A (en) | 1979-12-08 |
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