JPS6038882A - シヨツトキゲ−ト型ｆｅｔの製造方法 - Google Patents
シヨツトキゲ−ト型ｆｅｔの製造方法Info
- Publication number
- JPS6038882A JPS6038882A JP58146318A JP14631883A JPS6038882A JP S6038882 A JPS6038882 A JP S6038882A JP 58146318 A JP58146318 A JP 58146318A JP 14631883 A JP14631883 A JP 14631883A JP S6038882 A JPS6038882 A JP S6038882A
- Authority
- JP
- Japan
- Prior art keywords
- source
- semi
- gaas
- substrate
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
この発明は、ショットキグー１−型ＦＥＴ（ＭＥＳＦＥ
Ｔ）の製造技術、特に、セルフアライメント構造のガリ
ウムひ素Ｍ Ｅ Ｓ ＦＥ Ｔの製造に利用して有効な
技術に関するものである。
Ｔ）の製造技術、特に、セルフアライメント構造のガリ
ウムひ素Ｍ Ｅ Ｓ ＦＥ Ｔの製造に利用して有効な
技術に関するものである。
［背景技術］
ガリウムひ素（Ｇ ａ Ａ ｓ ）はシリコンに代わる
次世代の半導体材料であるといわれている。それは、Ｇ
ａ Ａ ｓの電子移動度がシリコンに比べて大きく、し
かもＧ ａ Ａ ｓ自体が半絶縁性で素子間分離が容易
であるなどという材料面での利点を有しているからであ
る。
次世代の半導体材料であるといわれている。それは、Ｇ
ａ Ａ ｓの電子移動度がシリコンに比べて大きく、し
かもＧ ａ Ａ ｓ自体が半絶縁性で素子間分離が容易
であるなどという材料面での利点を有しているからであ
る。
Ｇ ａ Ａ ｓを基板とした集積回路においては、ＭＥ
ＳＦＥＴ構造が主として用いられる。高速なＭＥＳ Ｆ
Ｅ Ｔを得ようとする場合、ゲー１へ・ソース間およ
びゲー１へ・ドレイン間の寄生直列抵抗が問題となる。
ＳＦＥＴ構造が主として用いられる。高速なＭＥＳ Ｆ
Ｅ Ｔを得ようとする場合、ゲー１へ・ソース間およ
びゲー１へ・ドレイン間の寄生直列抵抗が問題となる。
この寄生直列抵抗を低減しＦＥＴを高速化するには、ゲ
ートとソースおよびドレインとの間を自己整合的に形成
することが有効である。自己整合技術の一例として、ゲ
ート先行型ＧａＡｓＭ Ｅ Ｓ ＦＥ Ｔのａ’Ｊｉａ
方法がある。しかし、そのものでは、ゲーｊ−電極をマ
スクとしてソースおよびドレインの各領域を形成するの
で、熱処理でソース、ドレインが横方向に拡がり、グー
１〜電極との間にショー１〜が生じたり、あるいは耐圧
が劣化するという問題を生じるおそれがある（以上、た
とえば、「日経エレクトロニクス」、１９８２年１１月
８日号、ｐ１０５〜１２７、特にＰ１２０〜１２２参照
）。
ートとソースおよびドレインとの間を自己整合的に形成
することが有効である。自己整合技術の一例として、ゲ
ート先行型ＧａＡｓＭ Ｅ Ｓ ＦＥ Ｔのａ’Ｊｉａ
方法がある。しかし、そのものでは、ゲーｊ−電極をマ
スクとしてソースおよびドレインの各領域を形成するの
で、熱処理でソース、ドレインが横方向に拡がり、グー
１〜電極との間にショー１〜が生じたり、あるいは耐圧
が劣化するという問題を生じるおそれがある（以上、た
とえば、「日経エレクトロニクス」、１９８２年１１月
８日号、ｐ１０５〜１２７、特にＰ１２０〜１２２参照
）。
［発明の目的コ
この発明の目的は、以」二のような耐圧劣化の問題をも
考慮し、Ｍ Ｅ Ｓ Ｆ Ｅ’Ｉ”における、ゲートと
ソースおよびドレインとの間を自己整合的に形成しうる
セルファライン技術を提供することにある。
考慮し、Ｍ Ｅ Ｓ Ｆ Ｅ’Ｉ”における、ゲートと
ソースおよびドレインとの間を自己整合的に形成しうる
セルファライン技術を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴は
、この明細書の記述および添付図面から明らかになるで
あろう。
、この明細書の記述および添付図面から明らかになるで
あろう。
［発明の概要コ
この出願において開示さ４しる発明のうち代表的なもの
の概要を簡単に説明すれば、下記のどおりである。
の概要を簡単に説明すれば、下記のどおりである。
すなわち、まず通常のホ１へリンクラフィおよびイオン
打込みの各技術によって基板表面にソースおよびトレイ
ンの各領域を形成した後、不純物導入のための窓部分に
半絶縁性のＧ ａ Ａ ｓを選択的にエピタキシャル成
長させる。そして、その成長させたＧ ａ Ａ ｓをマ
スクとして利用してグー１〜電極をセルファラインで形
成している。したがって、Ｇａ Ａ ｓの選択的なエピ
タキシャル成長を制御することによって、前記したショ
ートおよび耐圧劣化の問題を解決することができる。
打込みの各技術によって基板表面にソースおよびトレイ
ンの各領域を形成した後、不純物導入のための窓部分に
半絶縁性のＧ ａ Ａ ｓを選択的にエピタキシャル成
長させる。そして、その成長させたＧ ａ Ａ ｓをマ
スクとして利用してグー１〜電極をセルファラインで形
成している。したがって、Ｇａ Ａ ｓの選択的なエピ
タキシャル成長を制御することによって、前記したショ
ートおよび耐圧劣化の問題を解決することができる。
［実施例］
（第１−図を参照して）
まず、半絶縁性Ｇ ａ Ａ ｓ基板１上に、絶縁膜３を
通してのシリコンの選択的なイオン打込みあるいは分子
線前ｍ法（ＭＢＥ法）によって半導体活性層となるＮ型
領域２を形成する。ついで、基板１の上を被う二酸化シ
リコン等の絶縁膜３に刻し、ソースおよびトレイン形成
用の窓４をパターニングする。そして、窓４を通してＮ
型不純物たとえばシリコンをイオン打込み、ついで熱処
理することにより、Ｎ＋型のソースおよびドレインの各
領域５を形成する。
通してのシリコンの選択的なイオン打込みあるいは分子
線前ｍ法（ＭＢＥ法）によって半導体活性層となるＮ型
領域２を形成する。ついで、基板１の上を被う二酸化シ
リコン等の絶縁膜３に刻し、ソースおよびトレイン形成
用の窓４をパターニングする。そして、窓４を通してＮ
型不純物たとえばシリコンをイオン打込み、ついで熱処
理することにより、Ｎ＋型のソースおよびドレインの各
領域５を形成する。
（第２図殻参照して）
ソースおよびドレインの各領域５を形成した後、選択気
相成長によって半絶縁材料であるＧａ Ａ ｓ ６をエ
ピタキシャル成長させる。Ｇ ａ Ａ ｓ ６は窓４の
部づ）の基板１．」二にのみ選択的に成長するが、この
とき、成長するＧ ａ Ａ ｓ ６の周縁６ａが絶縁膜
３の上面に達するようにし、次に形成するゲート電極７
がソースおよびドレインの各領域５と接しないようにす
る。
相成長によって半絶縁材料であるＧａ Ａ ｓ ６をエ
ピタキシャル成長させる。Ｇ ａ Ａ ｓ ６は窓４の
部づ）の基板１．」二にのみ選択的に成長するが、この
とき、成長するＧ ａ Ａ ｓ ６の周縁６ａが絶縁膜
３の上面に達するようにし、次に形成するゲート電極７
がソースおよびドレインの各領域５と接しないようにす
る。
（第３図を参照して）
前記Ｇ ａ Ａ ｓ ６をマスクとして利用して絶縁膜
：３をエツチングすることによって、ゲート用の窓８を
あける。ついで、基板１の全面に白金あるいは白金シリ
サイド等のグー１〜用金属を堆積し、ホトリソグラフィ
によってゲート電極７を形成する。
：３をエツチングすることによって、ゲート用の窓８を
あける。ついで、基板１の全面に白金あるいは白金シリ
サイド等のグー１〜用金属を堆積し、ホトリソグラフィ
によってゲート電極７を形成する。
（第４図を参照して）
グー１〜電極７を形成した後、基板１の上面全体に二酸
化シリコン等のパシベーション用絶縁膜９を堆積する。
化シリコン等のパシベーション用絶縁膜９を堆積する。
そして、パシベーション用絶縁膜９に対し、ソースおよ
びドレインの各電極用の窓１０を形成し、再度Ｎ型不純
物たとえばシリコンのイオン打込みを行なうことによっ
て、ソースおよびドレインの各領域５に苅する電気的な
導通をとる。この場合、窓１０をグー１−電極７から離
れた位置に設けることを要するが、それには通マルのマ
スク合わせて充分対応することができる。したがって、
窓１０を通して行なわれる不純物の導入は、グー１〜電
極７から離れた個所で部分的に行なわれ、ソースおよび
ドレインの各領域５はそれら部分的な領域１１を通して
導通がとられることになる。なお、図示しないが、この
後は蒸着およびバターニングによって所定の配線が形成
される。
びドレインの各電極用の窓１０を形成し、再度Ｎ型不純
物たとえばシリコンのイオン打込みを行なうことによっ
て、ソースおよびドレインの各領域５に苅する電気的な
導通をとる。この場合、窓１０をグー１−電極７から離
れた位置に設けることを要するが、それには通マルのマ
スク合わせて充分対応することができる。したがって、
窓１０を通して行なわれる不純物の導入は、グー１〜電
極７から離れた個所で部分的に行なわれ、ソースおよび
ドレインの各領域５はそれら部分的な領域１１を通して
導通がとられることになる。なお、図示しないが、この
後は蒸着およびバターニングによって所定の配線が形成
される。
［効果］
■ソースおよびドレインの各領域５とグー１〜電極７と
をセルファラインで形成しているため、セルファライン
による寄生抵抗の低減という利点を得ることができる。
をセルファラインで形成しているため、セルファライン
による寄生抵抗の低減という利点を得ることができる。
実際上、セルファラインを用いない場合に比べて、寄生
抵抗は１／３程度になる。
抵抗は１／３程度になる。
■選択気相成長によるＧ ａ Ａ ｓ ６の成長度合を
制御することによって、グー１〜電極７とソースおよび
ドレインの各領域５との距離をわずかながらでも確実に
とることができるので、前記したショー１〜あるいは耐
圧劣化を有効に回避することができる。
制御することによって、グー１〜電極７とソースおよび
ドレインの各領域５との距離をわずかながらでも確実に
とることができるので、前記したショー１〜あるいは耐
圧劣化を有効に回避することができる。
以上この発明を実施例に基づき具体的に説明したが、こ
の発明はそれに限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。たとえば、選択成長させる半絶縁性材料６を基板１
と異なる材料とすることができる。半絶縁性材料６とし
ては、通常の状態では絶縁物として機能するが、不純物
の導入によって導電性を有するものを選ぶことが必要で
ある。また、グー１〜電極の材料としてはタングステン
またはタングステンシリサイ１〜等を用いてもよい。ま
たＮ型不純物としてシリコン以外のものも用いることが
できる。
の発明はそれに限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。たとえば、選択成長させる半絶縁性材料６を基板１
と異なる材料とすることができる。半絶縁性材料６とし
ては、通常の状態では絶縁物として機能するが、不純物
の導入によって導電性を有するものを選ぶことが必要で
ある。また、グー１〜電極の材料としてはタングステン
またはタングステンシリサイ１〜等を用いてもよい。ま
たＮ型不純物としてシリコン以外のものも用いることが
できる。
［利用分野］
この発明は、Ｇ ａ Ａ ｓデバイスに限らすＭＥＳＦ
ＥＴのセルファライン技術として広範に利用することが
できる。
ＥＴのセルファライン技術として広範に利用することが
できる。
第１図〜第４図はこの発明の一実施例を工程順に示した
断面図である。 １・・・半絶縁性基板、２・・・半導体活性ｍ。 ３・・・絶縁膜、４，８．１０・・・窓、５・・・ソー
ス。 ドレイン、６・・・半絶縁性材料、７・・・ゲート電極
、９・・・パシベーション用絶縁１１Ｌ −１−１・・
・導通領域。 代理人 弁理士 高 橋 明 大−ｇ 第 １ 図 第 ２ 図 第 ３ 図 第 ４ 図
断面図である。 １・・・半絶縁性基板、２・・・半導体活性ｍ。 ３・・・絶縁膜、４，８．１０・・・窓、５・・・ソー
ス。 ドレイン、６・・・半絶縁性材料、７・・・ゲート電極
、９・・・パシベーション用絶縁１１Ｌ −１−１・・
・導通領域。 代理人 弁理士 高 橋 明 大−ｇ 第 １ 図 第 ２ 図 第 ３ 図 第 ４ 図
Claims (1)
- 【特許請求の範囲】 １、次の各工程からなる、ショツ１−キゲート型ＦＥＴ
の製造方法。 （Ａ）半絶縁性基板の一面の半導体活性層の上を被う絶
縁膜に対し、ソースおよびドレインのパターニングを行
ない、パターニングによる窓を通して前記基板表面に選
択的に不純物を導入し、ソースおよびドレインの各領域
を形成する工程。 （Ｂ）前記窓の部分に、半絶縁性材料を選択的に成長さ
せる工程。 （Ｃ）（Ｂ）工程で成長させた半絶縁性材料をマスクと
して利用することによって、前記絶縁膜のうちゲート電
極を形成すべき部分を選択的に除去する工程。 （Ｄ）（Ｃ）工程で選択的に除去した部分にゲート電極
を形成した後、前記半絶縁性材料を部分的に導通化する
ことによって、前記ソースおよびドレインに対する導通
をとる工程。 ２、（Ｂ）工程での半絶縁性材料は、その周縁が前記絶
縁膜の上まで達している、特許請求の範囲第１項に記載
のショットキゲ−１・型Ｆ Ｅ Ｔの製造方法。 ３、前記半絶縁性基板および半ｉｌａ 縁性材料は、ど
もにガリウムひ素からなる、特許請求の範囲第１−項あ
るいは第２項に記載のショッ１−キゲート型ＦＥＴの製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58146318A JPS6038882A (ja) | 1983-08-12 | 1983-08-12 | シヨツトキゲ−ト型ｆｅｔの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58146318A JPS6038882A (ja) | 1983-08-12 | 1983-08-12 | シヨツトキゲ−ト型ｆｅｔの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6038882A true JPS6038882A (ja) | 1985-02-28 |
Family
ID=15404955
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58146318A Pending JPS6038882A (ja) | 1983-08-12 | 1983-08-12 | シヨツトキゲ−ト型ｆｅｔの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6038882A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07273318A (ja) * | 1994-03-29 | 1995-10-20 | Nec Corp | 化合物半導体装置及びその製造方法 |
-
1983
- 1983-08-12 JP JP58146318A patent/JPS6038882A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07273318A (ja) * | 1994-03-29 | 1995-10-20 | Nec Corp | 化合物半導体装置及びその製造方法 |
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