JPS6038928A - ジヨセフソンレシ−バ回路 - Google Patents
ジヨセフソンレシ−バ回路Info
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- JPS6038928A JPS6038928A JP14737783A JP14737783A JPS6038928A JP S6038928 A JPS6038928 A JP S6038928A JP 14737783 A JP14737783 A JP 14737783A JP 14737783 A JP14737783 A JP 14737783A JP S6038928 A JPS6038928 A JP S6038928A
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- current
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/195—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using superconductive devices
- H03K19/1952—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using superconductive devices with electro-magnetic coupling of the control current
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、ジョセフソ／ｎ」算機構成岐素中、ジョセフ
ノン論理回路・メモリ回路等のジョセフソン回路を搭載
した同一カード上のチップ間、あるいは、それ等チップ
を搭載したカード間の論理信号伝送系に関ず２）もので
、各種回路を駆動する雷源電流、あるいは泪算処理の同
期信号を作るために必要な高周波電流による信号伝送系
に対するクロストークによシ生じる雑音電流を減少させ
ることにより、正常安定動作を可能にするジョセフノ／
レシーバ回路に関するものである。
ノン論理回路・メモリ回路等のジョセフソン回路を搭載
した同一カード上のチップ間、あるいは、それ等チップ
を搭載したカード間の論理信号伝送系に関ず２）もので
、各種回路を駆動する雷源電流、あるいは泪算処理の同
期信号を作るために必要な高周波電流による信号伝送系
に対するクロストークによシ生じる雑音電流を減少させ
ることにより、正常安定動作を可能にするジョセフノ／
レシーバ回路に関するものである。
近年、極低温で動作するジョセフソンＪｇ ｒのディジ
タル機器への応眉が進めら」１つつある。ジョセフソン
素子は、スイッチング速度が数＋ｐｓｅｃと極めて高速
であり、しかもゲート当りの発熱量が数μＷ〜数十μＷ
で従来のノリコン奏子と比較して２桁〜３術小さい。こ
の高速性と低電力性ゆえに、高密度実装が可能で、高性
能超高速の訓η機を実現し得る可能性を持っている。割
算様実装の一例を第１図に示す。論理回路・メモリ回路
等のジョセフソン回路は、チップ１の上に形成される。
タル機器への応眉が進めら」１つつある。ジョセフソン
素子は、スイッチング速度が数＋ｐｓｅｃと極めて高速
であり、しかもゲート当りの発熱量が数μＷ〜数十μＷ
で従来のノリコン奏子と比較して２桁〜３術小さい。こ
の高速性と低電力性ゆえに、高密度実装が可能で、高性
能超高速の訓η機を実現し得る可能性を持っている。割
算様実装の一例を第１図に示す。論理回路・メモリ回路
等のジョセフソン回路は、チップ１の上に形成される。
複数個のチップは、第２図に示すフリップチップポンデ
ィングによりカード２上に搭載され、電気的コンタクト
は、接点５を通して行なわれろ。１ａはチップ上配線、
２ａはカード上配線、Ｉｂ、’２ｂ＆Ｊ：超伝導体グラ
ンドである。このカード２の複数個をボード３に装着し
て装置を構成するのであるが、カード２と配線基板４と
の間の電気的接触は第３図に示すマイクロコネクタ６を
介して行なう。チップ上接点５までの配線、カード上接
点５がらマイクロコネクタ６捷での配線、カード上接点
５から同一カード別チップの接点５までの配線、および
、配線基板４上θ）配線、マイクロコネクタ６がら別カ
ード対応の＾１板４上のマイクロコネクタまての配線は
、チップカード１と配線基板４上に超伝導体グランドと
川伝ｖ１体配線からなるストリップラインを形成するこ
とにより構成する。】っのチップ上に搭載したジョセフ
ソン回路の出力により、同一カード別チップあるいは別
カード別チップ上に搭載されたジョセフソン回路を動作
させる場合には、数１．Ｏｐｓという極めて立ち上り時
間の小さい高速信号出力清流を、動作させるジョセフソ
ン回路の入力まで伝達させなければならない。ここで、
出力を出刊ジョセフノン回路は、通常の論理回路及びメ
モリ回路等のジョセフソン回路の最終段のゲート回路、
あるいけ、信号入力用として特別に設計されたジョセフ
ソンドライバ回路である。
ィングによりカード２上に搭載され、電気的コンタクト
は、接点５を通して行なわれろ。１ａはチップ上配線、
２ａはカード上配線、Ｉｂ、’２ｂ＆Ｊ：超伝導体グラ
ンドである。このカード２の複数個をボード３に装着し
て装置を構成するのであるが、カード２と配線基板４と
の間の電気的接触は第３図に示すマイクロコネクタ６を
介して行なう。チップ上接点５までの配線、カード上接
点５がらマイクロコネクタ６捷での配線、カード上接点
５から同一カード別チップの接点５までの配線、および
、配線基板４上θ）配線、マイクロコネクタ６がら別カ
ード対応の＾１板４上のマイクロコネクタまての配線は
、チップカード１と配線基板４上に超伝導体グランドと
川伝ｖ１体配線からなるストリップラインを形成するこ
とにより構成する。】っのチップ上に搭載したジョセフ
ソン回路の出力により、同一カード別チップあるいは別
カード別チップ上に搭載されたジョセフソン回路を動作
させる場合には、数１．Ｏｐｓという極めて立ち上り時
間の小さい高速信号出力清流を、動作させるジョセフソ
ン回路の入力まで伝達させなければならない。ここで、
出力を出刊ジョセフノン回路は、通常の論理回路及びメ
モリ回路等のジョセフソン回路の最終段のゲート回路、
あるいけ、信号入力用として特別に設計されたジョセフ
ソンドライバ回路である。
同一カードチップ間及び別カードチップ間を伝ばんして
きた高速信号久方によりその人力に対応した出力を生じ
るゲート回路は、ジョセフソ／レンーバ回路である。こ
こで、信号が伝ぼんする伝送系についてさらに詳しく述
べておく。捷ず、同一カード別チップ間の信号伝送系で
あるが、〔ジョセフソン回路あるいはジョセフソンドラ
イバ回路→チップ上配線→接点→カード」二配紳→接点
→チップ上配線→ジョセフノンレ／−バ回路〕となる。
きた高速信号久方によりその人力に対応した出力を生じ
るゲート回路は、ジョセフソ／レンーバ回路である。こ
こで、信号が伝ぼんする伝送系についてさらに詳しく述
べておく。捷ず、同一カード別チップ間の信号伝送系で
あるが、〔ジョセフソン回路あるいはジョセフソンドラ
イバ回路→チップ上配線→接点→カード」二配紳→接点
→チップ上配線→ジョセフノンレ／−バ回路〕となる。
別カードチップ間信号伝送系としては、〔ンヨセフノ７
回路→ドライバ回路→チノグ上配線→接点→カード上−
配線→マイクロコネクタ→配線基板上配線→マイクロコ
イ・クタ→カード上配線→接点→チップ上配紳→ジョセ
フノンレ／−バ回路〕となる。
回路→ドライバ回路→チノグ上配線→接点→カード上−
配線→マイクロコネクタ→配線基板上配線→マイクロコ
イ・クタ→カード上配線→接点→チップ上配紳→ジョセ
フノンレ／−バ回路〕となる。
一方、ジョセフソン回路を駆動中ろだめのバイアス電流
を作る電源回路はチップ」二に構成されている。ジョセ
フソン回路は、信号を出力する状態になると、バイアス
電流を零に戻すまでその状態を保ち続幻るという性質（
ラッチングモード）を持っている。現在までに提案され
た電源回路においては、入力に高周波電流を印加しない
と、バイアス電流が周期的に零になる状態を作り出せな
い。
を作る電源回路はチップ」二に構成されている。ジョセ
フソン回路は、信号を出力する状態になると、バイアス
電流を零に戻すまでその状態を保ち続幻るという性質（
ラッチングモード）を持っている。現在までに提案され
た電源回路においては、入力に高周波電流を印加しない
と、バイアス電流が周期的に零になる状態を作り出せな
い。
従って、常温からチップ上電源回路まで高周波電流を供
給ずろ必要がある。電源供給系も、〔配線基板上配紳→
マイクロコネクタ→カード上配線→接点→チップ上配線
→電源回路〕となり、電源供給系に高周波ｔｌｆ流が流
れろと、上記チップ間イー号伝送系とカード間信号伝送
系に対し、キャバノティブ・インダクティブな結合をし
、信号伝送系上にクロストーク電流を生じる。このクロ
ストーク電流は、ジョセフンンレンーバ回路の方向に伝
ばんするが、この値がし／−バ回路のしきい値を越える
と、レンーバ回路は他チップからの信号が入力されてい
ないのに出力を生じてし捷う。すなわち、誤動作を引き
起こすことになる。
給ずろ必要がある。電源供給系も、〔配線基板上配紳→
マイクロコネクタ→カード上配線→接点→チップ上配線
→電源回路〕となり、電源供給系に高周波ｔｌｆ流が流
れろと、上記チップ間イー号伝送系とカード間信号伝送
系に対し、キャバノティブ・インダクティブな結合をし
、信号伝送系上にクロストーク電流を生じる。このクロ
ストーク電流は、ジョセフンンレンーバ回路の方向に伝
ばんするが、この値がし／−バ回路のしきい値を越える
と、レンーバ回路は他チップからの信号が入力されてい
ないのに出力を生じてし捷う。すなわち、誤動作を引き
起こすことになる。
例えば、第４図に示した回路は、ＩＢＭのＭ。
Ｋｌｅｉｎの提案した（”ｃｈｉｐ−ｔｏ−ｃｈｉｐ
Ｄｒｉｖｅｒ ａｎｄＲｅｃｅｉｖｅｒ Ｃ１ｒｃｕｉ
ｔｓ ｆｏｒ ａ Ｊｏｓｅｐｈｓｏｎ Ｃｏｍｐｕｔ
ｅｒ”。
Ｄｒｉｖｅｒ ａｎｄＲｅｃｅｉｖｅｒ Ｃ１ｒｃｕｉ
ｔｓ ｆｏｒ ａ Ｊｏｓｅｐｈｓｏｎ Ｃｏｍｐｕｔ
ｅｒ”。
ＩＥＥＥ Ｊ、 ｏｆ ５ｏｌｉｄ−８ｔａｔｅ Ｃ１
ｒｃｕｉｔｓ＋ ５Ｃ−１７（４）ｐｐ ７３９−７４
３ ）レソーバ回路である。配線９（ロングライン）を
伝ばんした高速信号Ｉ＋は、レノーバ回路のゲートＱ１
に入力され、このグー）Ｑ＋を電圧転移させ、ゲートＱ
２に出力電流を入力し、Ｑ、を電圧転移させ、次段回路
の出力電流ＩＬを供給する。
ｒｃｕｉｔｓ＋ ５Ｃ−１７（４）ｐｐ ７３９−７４
３ ）レソーバ回路である。配線９（ロングライン）を
伝ばんした高速信号Ｉ＋は、レノーバ回路のゲートＱ１
に入力され、このグー）Ｑ＋を電圧転移させ、ゲートＱ
２に出力電流を入力し、Ｑ、を電圧転移させ、次段回路
の出力電流ＩＬを供給する。
信号ＩＩが零の時には、出力電流■、も零で友）イ）。
第５図（ａ） 、 （ｂ）にそれぞれこのレソーバ回路
の入力電流ＩＩ、出力電流■Ｌ特性を支配するゲートＱ
＋の回路構成としきい値特性を示す。ここで、Ｌ、−７
，３ｐＨ。
の入力電流ＩＩ、出力電流■Ｌ特性を支配するゲートＱ
＋の回路構成としきい値特性を示す。ここで、Ｌ、−７
，３ｐＨ。
Ｌ２＝’１．５ ｐＨ，Ｉｏ＋＝０．０５ｍＡ、 Ｉ（
，２＝０．２５ｍＡである。
，２＝０．２５ｍＡである。
ゲートＱ＋のバイアス電流ＩＢを例えば０．２ｍＡとす
ると、そのしきい値は０．０５ｍＡとなる。信号レベル
は約０．２ ｍＡであるので、信号Ｉｔが入力されると
グー）Ｑ＋はスイッチングし、出力電流ＩＬを次段ゲー
トに供給する。信号ＩＩが入力されない時は、ゲ）Ｑ＋
はスイッチングせずまた出力電流■】、も生じないが、
ここで前記した電源電流クロストーク雑音電流で０．０
５ｍＡ以上の値がグー） Ｑ、 Ｋ入力されると、ゲー
トＱ＋はスイッチングし、出力電流ＩＬを生じてしまう
。すなわち、信号Ｉ、がないのにかかわらず出力電流ｌ
Ｌを発生することになり、次段のジョセフソン回路に誤
信号を与えてしまう。このクロストーク雑音は、特にマ
イクロコネクタ６間と接点５間の相互インダクタンスに
よる磁気結合によるもので、実装設計上０．０５ｍＡ以
下にすることは困難であり、重要な問題になる。
ると、そのしきい値は０．０５ｍＡとなる。信号レベル
は約０．２ ｍＡであるので、信号Ｉｔが入力されると
グー）Ｑ＋はスイッチングし、出力電流ＩＬを次段ゲー
トに供給する。信号ＩＩが入力されない時は、ゲ）Ｑ＋
はスイッチングせずまた出力電流■】、も生じないが、
ここで前記した電源電流クロストーク雑音電流で０．０
５ｍＡ以上の値がグー） Ｑ、 Ｋ入力されると、ゲー
トＱ＋はスイッチングし、出力電流ＩＬを生じてしまう
。すなわち、信号Ｉ、がないのにかかわらず出力電流ｌ
Ｌを発生することになり、次段のジョセフソン回路に誤
信号を与えてしまう。このクロストーク雑音は、特にマ
イクロコネクタ６間と接点５間の相互インダクタンスに
よる磁気結合によるもので、実装設計上０．０５ｍＡ以
下にすることは困難であり、重要な問題になる。
本発明は、これ等の欠点を除去するため、ジョセフソン
量子干渉装置に入力される雑音電流による磁場を極端に
小さくし正常動作を確保するようにしたジョセフソンレ
／−バ回路を提供するものである。
量子干渉装置に入力される雑音電流による磁場を極端に
小さくし正常動作を確保するようにしたジョセフソンレ
／−バ回路を提供するものである。
以下図面により本発明の詳細な説明する。
第６図は本発明の実施例であり、７は入力電流ＩＩによ
り生じる磁場によりその出力電流■Ｉ７を制御できる磁
気結合型ジョセフソン量子干渉装置で、外部入力により
相互インダクタンス結合を持つタイプの量子干渉型であ
れば良く第７図（ａ） 、 （ｂ）で示すような２接合
ＳＱＵ Ｉ Ｄ （Ｓｕｐｅｒ−Ｃｏｎｄｕｃｔｊｎｇ
Ｑｕａｎｔｕｍ Ｉｎｔｅｒｆｅｒｅｎｃｅ Ｄｅｖｉ
ｃｅ （超伝導量子干渉装置）〕、３接合５ＱＵＩＤ等
幅広い量子干渉型装置を用いることができる。８は信号
伝送路（ロングライン）９と接続されて−る第一のイン
ダクタンスであり、１０は量子干渉装置７に磁気的入力
を与える第一の相互インダクタンスである。１１は信号
Ｉ＋の立ち土多時間よシ大きい遅延時間りを持つ受動回
路からなる遅延回路であり、第一のインダクタンス８に
引き続き接続されている。この遅延回路１１′に直列に
接続されているのは第二のインダクタンス１２であり、
第二の相互インダクタンス１３により量子干渉装置７と
磁気的結合をする。第一の相互インダクタンス１０と第
二の相互インダクタンス１３の磁気結合方向は逆である
。すなわち、例えばロングライン９から直流電流が印加
されたとき、第一の相互インダクタンス１０と第二の相
互インダクタンス１３が量子干渉装置に与える磁気入力
は、それぞれ相反する極性で加わり、零になるように構
成されている。１４は信号伝送系の終端抵抗であシ、通
常その抵抗値はロングライン９の特性インピーダンスと
同一の値が用いられる。
り生じる磁場によりその出力電流■Ｉ７を制御できる磁
気結合型ジョセフソン量子干渉装置で、外部入力により
相互インダクタンス結合を持つタイプの量子干渉型であ
れば良く第７図（ａ） 、 （ｂ）で示すような２接合
ＳＱＵ Ｉ Ｄ （Ｓｕｐｅｒ−Ｃｏｎｄｕｃｔｊｎｇ
Ｑｕａｎｔｕｍ Ｉｎｔｅｒｆｅｒｅｎｃｅ Ｄｅｖｉ
ｃｅ （超伝導量子干渉装置）〕、３接合５ＱＵＩＤ等
幅広い量子干渉型装置を用いることができる。８は信号
伝送路（ロングライン）９と接続されて−る第一のイン
ダクタンスであり、１０は量子干渉装置７に磁気的入力
を与える第一の相互インダクタンスである。１１は信号
Ｉ＋の立ち土多時間よシ大きい遅延時間りを持つ受動回
路からなる遅延回路であり、第一のインダクタンス８に
引き続き接続されている。この遅延回路１１′に直列に
接続されているのは第二のインダクタンス１２であり、
第二の相互インダクタンス１３により量子干渉装置７と
磁気的結合をする。第一の相互インダクタンス１０と第
二の相互インダクタンス１３の磁気結合方向は逆である
。すなわち、例えばロングライン９から直流電流が印加
されたとき、第一の相互インダクタンス１０と第二の相
互インダクタンス１３が量子干渉装置に与える磁気入力
は、それぞれ相反する極性で加わり、零になるように構
成されている。１４は信号伝送系の終端抵抗であシ、通
常その抵抗値はロングライン９の特性インピーダンスと
同一の値が用いられる。
ここで電源電流によるクロストーク雑音として、振幅Ｉ
Ｎ＋角周波数ωの高周波ノイズがロングライン９の左側
方向からレンーバ入力、すなわち第一のインダクタンス
８の方向に伝ばんしてきたとする。第一のインダクタン
ス８を流れる雑音電流は１ｌ−Ｉｎｓｉｎωｔ と表わ
すことができる。この雑音電流が遅延回路１１を通過し
て第二のインダクタンス１２に流れると、この電流は第
二のインダクタンス１２を右側から左方向に流れ次式の
様に示すことができる。
Ｎ＋角周波数ωの高周波ノイズがロングライン９の左側
方向からレンーバ入力、すなわち第一のインダクタンス
８の方向に伝ばんしてきたとする。第一のインダクタン
ス８を流れる雑音電流は１ｌ−Ｉｎｓｉｎωｔ と表わ
すことができる。この雑音電流が遅延回路１１を通過し
て第二のインダクタンス１２に流れると、この電流は第
二のインダクタンス１２を右側から左方向に流れ次式の
様に示すことができる。
Ｉｚ−ＩＮｓ＋ｎω（ｔ −Ｄ ） ・・−＝−−（ｔ
）ここで、Ｄは遅延回路１１の遅延時間である。
）ここで、Ｄは遅延回路１１の遅延時間である。
従って、量子１＃装置７に与える磁場は０２Ｍ１１．−
Ｍ２Ｉ２ ＝ＭＩＩＮｓｍＯ）を−Ｍ２ＩＮｓ石ω（
ｔ −Ｄ） ・＝（２）となる○ことで、Ｍ、、Ｍ２は
、それぞれ第一、第二の相互インダクタンス１０．１３
の値である。通常はＭｌ−Ｍ２＝Ｍ とされるので、（
２）式はΦ−ＭＩＮ＋Ｓ石ωｔ−５ｉｎω（ｔ−Ｄ）ｌ
−２ＭｌＮ５ｒｎ Ｄｃａｓω（ｔ−Ｈ） −−−１
３）となる。この振幅値は、２ＭｌＮ５ｉｎ Ｄとなる
。
Ｍ２Ｉ２ ＝ＭＩＩＮｓｍＯ）を−Ｍ２ＩＮｓ石ω（
ｔ −Ｄ） ・＝（２）となる○ことで、Ｍ、、Ｍ２は
、それぞれ第一、第二の相互インダクタンス１０．１３
の値である。通常はＭｌ−Ｍ２＝Ｍ とされるので、（
２）式はΦ−ＭＩＮ＋Ｓ石ωｔ−５ｉｎω（ｔ−Ｄ）ｌ
−２ＭｌＮ５ｒｎ Ｄｃａｓω（ｔ−Ｈ） −−−１
３）となる。この振幅値は、２ＭｌＮ５ｉｎ Ｄとなる
。
一方、従来技術として説明した通常のレンーバ回路にお
いては、このキャンセル効果はなく、量子干渉装置７に
与える雑音電流によろ磁蝙、の振幅はΦＮ−ＭＩＮ ・
・・・・・（４） となる。ここで、本発明による雑音電流減少効果を示す
パラメータとしてキャンセルパラメータＰが定義でき、
竹ｌ音磁束ｍ−比として次式で与えられる。
いては、このキャンセル効果はなく、量子干渉装置７に
与える雑音電流によろ磁蝙、の振幅はΦＮ−ＭＩＮ ・
・・・・・（４） となる。ここで、本発明による雑音電流減少効果を示す
パラメータとしてキャンセルパラメータＰが定義でき、
竹ｌ音磁束ｍ−比として次式で与えられる。
０２ＭｌＮ５ｉｎ（−Ｄ）
Ｐ””Ｉ’Ｎ” ＭＩＮ
＝ ２ ｓｉｎ （−Ｄ） −−・（５）ここで、Ｐの
値を具体的にめておくと、ωは電源電流高周波電流の角
周波数である。この電源電流はｉｌ算機の同期マ／／ク
ロックとしても用いられることになシ、例えばマシンク
ロックが５ｎｓと仮定すると、電源周波数ｆは１００Ｍ
Ｈｚとなり、ω＝２πｆ＝２π・１００ＭＨｚとなる。
値を具体的にめておくと、ωは電源電流高周波電流の角
周波数である。この電源電流はｉｌ算機の同期マ／／ク
ロックとしても用いられることになシ、例えばマシンク
ロックが５ｎｓと仮定すると、電源周波数ｆは１００Ｍ
Ｈｚとなり、ω＝２πｆ＝２π・１００ＭＨｚとなる。
次に、遅延回路の遅延時間りについてであるが、この値
は信号Ｉ。
は信号Ｉ。
入力により、量子干渉装置が出力を生じなければならず
、信号Ｉ、の立ち上９時間ｔｒよシも大きくしなければ
ならない。通常、ジョセフソン信号の立ち上り時間ｔｒ
け２０〜３０ｐｓであシ、この信号が伝送系の帯域制限
等により波形歪みを受けたとしても、し／−バに入力さ
れる直前の信号ｉｒの立ち」二り時間は、７０〜８０ｐ
ｓであると考えられる。そこで、Ｄとしては］００ｐｓ
程度と設泪しておけばよい。
、信号Ｉ、の立ち上９時間ｔｒよシも大きくしなければ
ならない。通常、ジョセフソン信号の立ち上り時間ｔｒ
け２０〜３０ｐｓであシ、この信号が伝送系の帯域制限
等により波形歪みを受けたとしても、し／−バに入力さ
れる直前の信号ｉｒの立ち」二り時間は、７０〜８０ｐ
ｓであると考えられる。そこで、Ｄとしては］００ｐｓ
程度と設泪しておけばよい。
ωとＤの値を（５）式に代入してＰをめるとＰは約６
Ｘ ｌｏ−２となり、実際の雑音電流に対して６係以下
に低減させることができ、結局雑音電流によるし／−バ
回路の誤動作確率を低減させ得る。
Ｘ ｌｏ−２となり、実際の雑音電流に対して６係以下
に低減させることができ、結局雑音電流によるし／−バ
回路の誤動作確率を低減させ得る。
第８図は、量子干渉装置７として３接合５ＱＬＩＩＤを
用いたジョセフソルノーバ回路であり、第一、第二のイ
／ダクタンス８，１】の値を１６ｐＨに、第一、第二の
相互インダクタンス値を１３ｐＨに、１つのジョセフソ
ン臨界電流値■。＆０．１１３ｍＡに、遅延回路遅延時
間りを１００ｐｓとしている。
用いたジョセフソルノーバ回路であり、第一、第二のイ
／ダクタンス８，１】の値を１６ｐＨに、第一、第二の
相互インダクタンス値を１３ｐＨに、１つのジョセフソ
ン臨界電流値■。＆０．１１３ｍＡに、遅延回路遅延時
間りを１００ｐｓとしている。
第９図は、とのし／−バ回路のしきい値特性を示したも
のである。ここで、例えば、レー／−バ回路のバイアス
電流値を０．２ｍＡと設定すると、対応するしきい値レ
ベルは０．１３ ｍＡとなる。信号工＋（レベル約０．
２ｍＡ）が入力されると、レシーバは出力電流ＩＬを生
じｊＥ常動作を行なう。雑音電流による誤動作を引き起
こす雑音振幅値ＩＮは、０．１３ｍＡをＰで割ることに
より得ることができ、ＩＮは２２ｍＡとなる。この回路
は、この様に電源電流クロストーク雑音に対して非常に
強く、従来・の技術の項で述べたＭ、に１ｅｉｎ提案の
ロングラインレンーノく回路に比較して４４倍に達する
優れた許容雑盲′４モ性を持つ。
のである。ここで、例えば、レー／−バ回路のバイアス
電流値を０．２ｍＡと設定すると、対応するしきい値レ
ベルは０．１３ ｍＡとなる。信号工＋（レベル約０．
２ｍＡ）が入力されると、レシーバは出力電流ＩＬを生
じｊＥ常動作を行なう。雑音電流による誤動作を引き起
こす雑音振幅値ＩＮは、０．１３ｍＡをＰで割ることに
より得ることができ、ＩＮは２２ｍＡとなる。この回路
は、この様に電源電流クロストーク雑音に対して非常に
強く、従来・の技術の項で述べたＭ、に１ｅｉｎ提案の
ロングラインレンーノく回路に比較して４４倍に達する
優れた許容雑盲′４モ性を持つ。
次に遅延回路１１の構成に対して以下３種類を示す。ま
ず、第一のものは最も簡単な構成として、ロングライン
と同一の超伝導ストリップラインを用いる構成である。
ず、第一のものは最も簡単な構成として、ロングライン
と同一の超伝導ストリップラインを用いる構成である。
これは、口／グラインの特性インピーダンスと同一の遅
延回路を形成できる特徴を持つ。欠点としては、単位長
さ当りの遅延量が小さく遅延回路が大きくなることであ
る。第１０図には、チノグ、カード、配線基板等の配線
として用いられる口／ブライ／９の断面図の−・例が示
されている。ここで １５は超伝導グランドプレーン、
１６は第１の絶縁層、１７は第２の絶縁層、１８は配線
である。このロングラインの単位長さ当りの遅延時間は
８０〜９０ｐｓ１０＋＋となシ、遅延時間りが１００
ｐｓの遅延回路を構成するにはその長さが１３ｍになる
。
延回路を形成できる特徴を持つ。欠点としては、単位長
さ当りの遅延量が小さく遅延回路が大きくなることであ
る。第１０図には、チノグ、カード、配線基板等の配線
として用いられる口／ブライ／９の断面図の−・例が示
されている。ここで １５は超伝導グランドプレーン、
１６は第１の絶縁層、１７は第２の絶縁層、１８は配線
である。このロングラインの単位長さ当りの遅延時間は
８０〜９０ｐｓ１０＋＋となシ、遅延時間りが１００
ｐｓの遅延回路を構成するにはその長さが１３ｍになる
。
他の２つの遅延回路の構成は、高密度の遅延回路を実現
するものである。１つは、比誘電率が犬きく絶縁層をＪ
−５つストリップラインにより遅延回路を構成する。基
本的構造は第１０図に示しだものと同一である。絶縁層
としては比誘電率の大きいＮｂ２Ｏ，、ＴｔＣｔ、 ’
Ｉ”ｊＯ２，５ｒＴｉ０３． ＢａＴ１０＊等が用いら
れる。特に、Ｎｂ２Ｏ，の場合は通常ジョセフソン回路
およびストリップジインのグランドプレーンとして用い
られるＮｂを陽極酸化することにより簡単に形成するこ
とができる。Ｎｂ酸化物を利用ずろ場合の図面を第１１
図に示す。この場合の単位長さ当りの遅延時間は、５０
０ｐｓ／ｃ１ｎ以上とすることができ、遅延回路として
のストリップライ／長は２關以下にできる。
するものである。１つは、比誘電率が犬きく絶縁層をＪ
−５つストリップラインにより遅延回路を構成する。基
本的構造は第１０図に示しだものと同一である。絶縁層
としては比誘電率の大きいＮｂ２Ｏ，、ＴｔＣｔ、 ’
Ｉ”ｊＯ２，５ｒＴｉ０３． ＢａＴ１０＊等が用いら
れる。特に、Ｎｂ２Ｏ，の場合は通常ジョセフソン回路
およびストリップジインのグランドプレーンとして用い
られるＮｂを陽極酸化することにより簡単に形成するこ
とができる。Ｎｂ酸化物を利用ずろ場合の図面を第１１
図に示す。この場合の単位長さ当りの遅延時間は、５０
０ｐｓ／ｃ１ｎ以上とすることができ、遅延回路として
のストリップライ／長は２關以下にできる。
他の構成としては第１２図に示す集中定数インダクタン
スＬと４４−中定数キヤバンタンスＣの受動素子により
構成するものである。Ｌの両端にはＣが接続されグラン
ドに接地されている。このπ型回路を数個ないし数十個
直列接続することにより遅延回路を構成する。π型フィ
ルタ１個の遅延はＶＴ：Ｃとして与えられ、直列接続数
をＮとすると、この遅延回路全体での遅延時間りばＮ（
ズとして与えられる。集中定数インダクタンスＬとして
は単位長当シのインダクタンス値を大きくできるグラン
ドプレーンホール上のストリップラインにより構成する
のが有用である。これを第１３図に示す。ここで、１９
は超伝導グランドプレーン、２０はグランドプレーンポ
ール、２１ｉｌＬ配紳で）〕ル。
スＬと４４−中定数キヤバンタンスＣの受動素子により
構成するものである。Ｌの両端にはＣが接続されグラン
ドに接地されている。このπ型回路を数個ないし数十個
直列接続することにより遅延回路を構成する。π型フィ
ルタ１個の遅延はＶＴ：Ｃとして与えられ、直列接続数
をＮとすると、この遅延回路全体での遅延時間りばＮ（
ズとして与えられる。集中定数インダクタンスＬとして
は単位長当シのインダクタンス値を大きくできるグラン
ドプレーンホール上のストリップラインにより構成する
のが有用である。これを第１３図に示す。ここで、１９
は超伝導グランドプレーン、２０はグランドプレーンポ
ール、２１ｉｌＬ配紳で）〕ル。
以上説明したように、本発明は電源電流によるクロスト
ーク雑音に極めて強い特性を持つだめ、割算様実装密度
が」二かり、外部から供給する電源電流を増加させた場
合をも利用できる利点がある。
ーク雑音に極めて強い特性を持つだめ、割算様実装密度
が」二かり、外部から供給する電源電流を増加させた場
合をも利用できる利点がある。
第１図は割算様実装法の一例の構成図、第２図は第１図
のチップボンディング部の拡大断面図、第３図はカード
、配線基板接続のマイクロコネクタの拡大断面図、第４
図は従来のジョセフノンレシーバ回路の回路図、第５図
（ａ） （ｂ）はそれぞれ第４図中のグー） Ｑ２の回
路図とそのしきい値特性、第６図は本発明の実施例の回
路図、第７図（ａ） （ｂ）はそれぞれ本発明中の量子
干渉装置の構成例として２接合５ＱＵＩＤと３接合５Ｑ
ＵＩＤを用いた回路図、第８図は本発明のジョセフノン
レ／−バ回路ノＡ体的設言」回路例、第９図は第８図で
構成したレシーバ回路のしきい値特性図、第１０図はチ
ップ、カード等上の配線に遅延回路として用いられるロ
ングライン構成例の断面図、第１１図は本発明に用いる
遅延回路の他の１つの構成例図、第１２図は本発明に用
いる遅延回路の更に他の１つの構成例図、第１３図は第
１２図に用いられる集中定数インダクタンスＬを形成す
る一手段としてグランドプレーンホール上ストリップラ
インを用いたものの断面図である。 １・・・チップ、２・・・カード、３・・・ボード、４
・・配線基板、５・・接点、６・・・マイクロコネクタ
、７・・・磁気結合型ジョセフソン量子干渉装置、８・
・・第一の自己インダクタンス、９・・・ロングライン
、１０・・・第一の相互インダクタンス、１１ ・遅延
回路、１２・・第二の自己インダクタンス、１３・・第
二の相互インダクタンス、 １４・・・終端抵抗、 １
５・・・超伝導体グランドプレーン、１６・・・第１の
絶縁層、１７・・第２の絶縁層、 １８・・配線、 １
９・・・超伝導ゲランドブＬ／−７，２０・・・グラン
ドプレーンポール、２１・・・配線。 特許出願人 日本電信電話公社 代理人 白水常雄 外１名 磐 １ 圀 Ｍ ２ 図 第 ３ 図 漕 ５ 図 （０） （ｂ） η θ 図 η ８ 凶 〒 ７ 閃 （０） （ｂ） 戸 ９ 図 ＩＩ （ｍＡｌ 索 １０ 図 Ｍ ＩＩ 間 矛 １２ ［ ニア ２０ 目 １
のチップボンディング部の拡大断面図、第３図はカード
、配線基板接続のマイクロコネクタの拡大断面図、第４
図は従来のジョセフノンレシーバ回路の回路図、第５図
（ａ） （ｂ）はそれぞれ第４図中のグー） Ｑ２の回
路図とそのしきい値特性、第６図は本発明の実施例の回
路図、第７図（ａ） （ｂ）はそれぞれ本発明中の量子
干渉装置の構成例として２接合５ＱＵＩＤと３接合５Ｑ
ＵＩＤを用いた回路図、第８図は本発明のジョセフノン
レ／−バ回路ノＡ体的設言」回路例、第９図は第８図で
構成したレシーバ回路のしきい値特性図、第１０図はチ
ップ、カード等上の配線に遅延回路として用いられるロ
ングライン構成例の断面図、第１１図は本発明に用いる
遅延回路の他の１つの構成例図、第１２図は本発明に用
いる遅延回路の更に他の１つの構成例図、第１３図は第
１２図に用いられる集中定数インダクタンスＬを形成す
る一手段としてグランドプレーンホール上ストリップラ
インを用いたものの断面図である。 １・・・チップ、２・・・カード、３・・・ボード、４
・・配線基板、５・・接点、６・・・マイクロコネクタ
、７・・・磁気結合型ジョセフソン量子干渉装置、８・
・・第一の自己インダクタンス、９・・・ロングライン
、１０・・・第一の相互インダクタンス、１１ ・遅延
回路、１２・・第二の自己インダクタンス、１３・・第
二の相互インダクタンス、 １４・・・終端抵抗、 １
５・・・超伝導体グランドプレーン、１６・・・第１の
絶縁層、１７・・第２の絶縁層、 １８・・配線、 １
９・・・超伝導ゲランドブＬ／−７，２０・・・グラン
ドプレーンポール、２１・・・配線。 特許出願人 日本電信電話公社 代理人 白水常雄 外１名 磐 １ 圀 Ｍ ２ 図 第 ３ 図 漕 ５ 図 （０） （ｂ） η θ 図 η ８ 凶 〒 ７ 閃 （０） （ｂ） 戸 ９ 図 ＩＩ （ｍＡｌ 索 １０ 図 Ｍ ＩＩ 間 矛 １２ ［ ニア ２０ 目 １
Claims (4)
- （１）磁気結合型ジョセフノン量子干渉装置と、ロング
ラインを伝ばんしてくる電流により前記量子干渉装置に
磁場を与える第一の自己インダクタンスと、該第−の自
己インダクタンスに引き続き接続される信号立ち」二り
時間より大きい遅延を持つ遅延回路と、該遅延回路に引
き続き接続され前記第一の自己インダクタンスにより与
ヨセフノンレシーバ回路。 - （２）前記遅延回路が、ロングラインと同一の構造を持
つ線路で構成さＪｌていることを特徴とする特許請求の
範囲第１項記載のジョセフソンレシーバ回路。 - （３）前記遅延回路が比誘電率の大きい物質により絶縁
層を形成する超伝導ストリップ線路により構成されてい
ることを特徴とする特許請求の範囲第１項記載のジョセ
フソンレノーバＩｏｌ 路。 - （４）前記遅延回路が集中定数インダクタンスＬとその
両端の位置でグランドに接続さノする集中定数キャパシ
タンスＣからなるπ型受動素子回路の直列接続からなる
ことを特徴とする特許請求の範囲第１項記載のジョセフ
ソンレ／−バ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14737783A JPS6038928A (ja) | 1983-08-12 | 1983-08-12 | ジヨセフソンレシ−バ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14737783A JPS6038928A (ja) | 1983-08-12 | 1983-08-12 | ジヨセフソンレシ−バ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6038928A true JPS6038928A (ja) | 1985-02-28 |
| JPH0155783B2 JPH0155783B2 (ja) | 1989-11-27 |
Family
ID=15428857
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14737783A Granted JPS6038928A (ja) | 1983-08-12 | 1983-08-12 | ジヨセフソンレシ−バ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6038928A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6438017U (ja) * | 1987-08-26 | 1989-03-07 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS522577A (en) * | 1975-06-24 | 1977-01-10 | Iwatsu Electric Co Ltd | Signal observing device |
-
1983
- 1983-08-12 JP JP14737783A patent/JPS6038928A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS522577A (en) * | 1975-06-24 | 1977-01-10 | Iwatsu Electric Co Ltd | Signal observing device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6438017U (ja) * | 1987-08-26 | 1989-03-07 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0155783B2 (ja) | 1989-11-27 |
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