JPS6040064B2 - デ−タ転送制御方式 - Google Patents
デ−タ転送制御方式Info
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- JPS6040064B2 JPS6040064B2 JP21100081A JP21100081A JPS6040064B2 JP S6040064 B2 JPS6040064 B2 JP S6040064B2 JP 21100081 A JP21100081 A JP 21100081A JP 21100081 A JP21100081 A JP 21100081A JP S6040064 B2 JPS6040064 B2 JP S6040064B2
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- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
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Description
【発明の詳細な説明】
‘ィ｝ 発明の技術分野
本発明はデータ転送制御方式に関し、特に入出力装置と
、該入出力装置との間で転送されるデータを格納する記
憶装置と、上記入出力装置と接続されるとともに上記記
憶装置と非同期式バスにより接続され上記入出力装置と
上記記憶装置との間のデータ転送を制御する制御装置と
を含むデータ処理システムにおけるデータ転送制御方式
に関する。
、該入出力装置との間で転送されるデータを格納する記
憶装置と、上記入出力装置と接続されるとともに上記記
憶装置と非同期式バスにより接続され上記入出力装置と
上記記憶装置との間のデータ転送を制御する制御装置と
を含むデータ処理システムにおけるデータ転送制御方式
に関する。
｛ロー 技術の背景
入出力機器または外部補助記憶装置等の入出力装置と記
憶装置との間でデータ転送を行なう場合、記憶装置への
メモリアクセス制御等を行なうために入出力装置と記憶
装置との間にチャネルまたは入出力制御装置（以下、チ
ャネルと総称する）がもうけられる。
憶装置との間でデータ転送を行なう場合、記憶装置への
メモリアクセス制御等を行なうために入出力装置と記憶
装置との間にチャネルまたは入出力制御装置（以下、チ
ャネルと総称する）がもうけられる。
そしてミニコンピュータ等の分野では一般にこれらのチ
ャネルまたは入出力制御装置が共通の非同期式バスに接
続され、記憶装置との間でデータ転送を行なったり、あ
るいは中央処理装置からの各種コマンドを受取ったりす
るように構成されている。しＪ 従来の技術と問題点 チャネルの制御する入出力袋層のデータ転送速度が遅い
場合、またはチャネルの接続される非同期式バスの使用
頻度が少ない場合には、チャネルにバス幅補正用以外の
データバッファはもうける必要がない、第１図は、この
ようなオーバラン対策用のデータバッファを持たないチ
ャネルの構成例を示す図である。
ャネルまたは入出力制御装置が共通の非同期式バスに接
続され、記憶装置との間でデータ転送を行なったり、あ
るいは中央処理装置からの各種コマンドを受取ったりす
るように構成されている。しＪ 従来の技術と問題点 チャネルの制御する入出力袋層のデータ転送速度が遅い
場合、またはチャネルの接続される非同期式バスの使用
頻度が少ない場合には、チャネルにバス幅補正用以外の
データバッファはもうける必要がない、第１図は、この
ようなオーバラン対策用のデータバッファを持たないチ
ャネルの構成例を示す図である。
図中、ＣＨはチャネル、ＤＢＦはバス幅補正用のデータ
バッファ、ＭＰＸはマルチブレクサ、Ｕはデータバッフ
ァＤＢＦの上位側部分、ＬはデータバッファＤＢＦの下
位側部分である。第１図の例では非同期式バスとチャネ
ルの間は２バイトＢの幅でデータ転送が行なわれ、チャ
ネルと１／０バスの間は１バイトＢの幅でデータ転送が
行なわれるよう構成されている。ところで、近年の動向
として高速の入出力装置の出現と、非同期式バスの使用
頻度の増大によりオーバランを防止する方法としてデー
タバッファをもうけてる構成が多用されつつある。
バッファ、ＭＰＸはマルチブレクサ、Ｕはデータバッフ
ァＤＢＦの上位側部分、ＬはデータバッファＤＢＦの下
位側部分である。第１図の例では非同期式バスとチャネ
ルの間は２バイトＢの幅でデータ転送が行なわれ、チャ
ネルと１／０バスの間は１バイトＢの幅でデータ転送が
行なわれるよう構成されている。ところで、近年の動向
として高速の入出力装置の出現と、非同期式バスの使用
頻度の増大によりオーバランを防止する方法としてデー
タバッファをもうけてる構成が多用されつつある。
第２図はオーバラン対策用のデータバッファを持つチャ
ネルの構成例であり、データバッファは例えば４バイト
Ｂ以上の容量を持つよう構成されている。第３図は、第
２図の如き構成を探すたときのライトコマンド時の転送
シーケンスの１例を示す図である。第３図において、Ｄ
ＭＡはチャネル内部で発生されるデータ転送要求信号、
ＢＢＳＹは非同期式バスへ接続された他装置へバス専有
を伝えるためのバス・ビジー信号である。このＢＢＳＹ
がオンの期間中に記憶装置から謙出されたデータがデー
タバッファＤＢＦへ格納される。また、ＢＦＵＬはデー
タバッファＤＢＦがいっぱいにつまった状態を示す信号
である。入出力装置（１０）側からデータ転送要求信号
ＳＦＶＩが発せられると、チャネル側は応答信号ＳＲＶ
Ｏと共にデータバッファＤＢＦ内の１バイト分のデ−夕
を１０バスへ送出する。図中、Ｔ，は非同期式バスを使
用した記憶装置とチャネルの間のデータ転送における最
小転送周期であり、Ｔ２は入出力装置（１０）の転送周
期、Ｔ３は記憶装置と入出力装置の間の平均転送周期す
なわちチャネルの平均転送周期である。Ｔ，〜Ｔ３の間
には次の関係がある。Ｔ．＜Ｔ３ Ｔ３≧ｎＬ（ｎ：１，２，３，……） ｎは（非同期バスのデータ幅）／１０バスのデータ幅）
の値である。
ネルの構成例であり、データバッファは例えば４バイト
Ｂ以上の容量を持つよう構成されている。第３図は、第
２図の如き構成を探すたときのライトコマンド時の転送
シーケンスの１例を示す図である。第３図において、Ｄ
ＭＡはチャネル内部で発生されるデータ転送要求信号、
ＢＢＳＹは非同期式バスへ接続された他装置へバス専有
を伝えるためのバス・ビジー信号である。このＢＢＳＹ
がオンの期間中に記憶装置から謙出されたデータがデー
タバッファＤＢＦへ格納される。また、ＢＦＵＬはデー
タバッファＤＢＦがいっぱいにつまった状態を示す信号
である。入出力装置（１０）側からデータ転送要求信号
ＳＦＶＩが発せられると、チャネル側は応答信号ＳＲＶ
Ｏと共にデータバッファＤＢＦ内の１バイト分のデ−夕
を１０バスへ送出する。図中、Ｔ，は非同期式バスを使
用した記憶装置とチャネルの間のデータ転送における最
小転送周期であり、Ｔ２は入出力装置（１０）の転送周
期、Ｔ３は記憶装置と入出力装置の間の平均転送周期す
なわちチャネルの平均転送周期である。Ｔ，〜Ｔ３の間
には次の関係がある。Ｔ．＜Ｔ３ Ｔ３≧ｎＬ（ｎ：１，２，３，……） ｎは（非同期バスのデータ幅）／１０バスのデータ幅）
の値である。
しかしながら、上記のように単にバッファをもうけるだ
けでチャネルの非同期式バス上におけるデータ転送周期
をチャネルの最大転送能力に設定すると非同期式バスの
使用頻度が一時的に高まり、その転送速度は入出力装置
の転送速度以上になる。
けでチャネルの非同期式バス上におけるデータ転送周期
をチャネルの最大転送能力に設定すると非同期式バスの
使用頻度が一時的に高まり、その転送速度は入出力装置
の転送速度以上になる。
このことは、不必要に非同期式バスの負荷を重くし、シ
ステム設計を複雑、困難なものにするという欠点をもた
らす。０ 発明の目的 本発明は一定周期のデータ転送を行なう入出力装置をチ
ャネルに接続する場合、入出力装置の転送周期の整数倍
に合せて非同期式バス上のチャネルのデータ転送を行な
うようにすることにより、非同期式バスの負荷を平均化
し、システム設計を容易にすることを目的とする。
ステム設計を複雑、困難なものにするという欠点をもた
らす。０ 発明の目的 本発明は一定周期のデータ転送を行なう入出力装置をチ
ャネルに接続する場合、入出力装置の転送周期の整数倍
に合せて非同期式バス上のチャネルのデータ転送を行な
うようにすることにより、非同期式バスの負荷を平均化
し、システム設計を容易にすることを目的とする。
｛村 発明の構成
上記目的を達成するために本発明は入出力装置と、該入
出力装層との間で転送されるデータを格納する記憶装置
と、上記入出力装置と接続されるとともに上記記憶装置
と非同期式バスにより接続され上記入出力装置と上註記
億装置との間のデータ転送を制御する制御装置とを含む
データ処理システムにおけるデータ転送制御方式におい
て、上記制御装置に上記入出力装置のデータ転送周期の
整数倍に等しいか、またはこれに近い値のカウント周期
を有するカウンタと、上記入出力装置と上註記億装置と
の間で転送されるデータを一時保持するデータバッファ
と、上記カウンタから所定の周期毎に発出される出力信
号および上記データバッファの状態を示す信号に基いて
、上記記憶装置と当該制御装置との間のデータ転送を制
御するデータ転送制御部とを設け、上記記憶装置と上記
制御装魔との間の上記非同期式バスを使用したデータ転
送要求の周期を上記入出力装置のデータ転送周期の整数
倍の値またはこれに近い値に合わせるようにしたことを
特徴とする。
出力装層との間で転送されるデータを格納する記憶装置
と、上記入出力装置と接続されるとともに上記記憶装置
と非同期式バスにより接続され上記入出力装置と上註記
億装置との間のデータ転送を制御する制御装置とを含む
データ処理システムにおけるデータ転送制御方式におい
て、上記制御装置に上記入出力装置のデータ転送周期の
整数倍に等しいか、またはこれに近い値のカウント周期
を有するカウンタと、上記入出力装置と上註記億装置と
の間で転送されるデータを一時保持するデータバッファ
と、上記カウンタから所定の周期毎に発出される出力信
号および上記データバッファの状態を示す信号に基いて
、上記記憶装置と当該制御装置との間のデータ転送を制
御するデータ転送制御部とを設け、上記記憶装置と上記
制御装魔との間の上記非同期式バスを使用したデータ転
送要求の周期を上記入出力装置のデータ転送周期の整数
倍の値またはこれに近い値に合わせるようにしたことを
特徴とする。
Ｎ 発明の実施例
第４図は本発明による実施例のチャネルの要部ブロック
図であり、図中、１は直接メモリアクセス（ＤＭＡ）制
御部、２はカゥンタ、８はバッファ制御部、４はデータ
バッファ（ＤＢＦ）、５はプリセット値しジスタ、６は
アンド回路、７はノア回路、８〜１０は反転回路、１１
〜１４はバス・ドラスバ回路、ＣＬＫはクロツク信号、
ＲＳＴとＲＣＴＲはそれぞれリセツト信号、ＢＦＳＥＴ
はバッファセット信号、ＭＷＴは直接メモリアクセス（
ＤＭＡ）転送の方向を示す信号、ＩＲＤＹはデータバッ
ファに書込み可能であることを示す信号、ＯＲＤＹはデ
ータバッファから読出し可能であることを示す信号、Ｓ
ＦＴＩはＩＲＤＹ信号に対する応答信号、ＳＦＴＯはＯ
ＲＤＹに対する応答信号、ＲＱＤＭＡは直接メモリアク
セス（ＤＭＡ）要求信号、Ｑはカウンタ２のキャリー信
号、ＳＤＭＡは直接メモリアクセス（ＤＭＡ）開始信号
、ＤＭＡＳＱは直援メモリアクセス（ＤＭＡ）シーケン
スを示す信号、※ＡＣＴＤＴ（ｉ）および※ＡＣＴＤＴ
（ｏ）は直接メモリアクセス（ＤＭＡ）要求確認信号、
※ＳＦＸＤは直接メモリアクセス（ＤＭＡ）支配権確立
信号、※ＲＱＤＴは直接メモリアクセス（ＤＭＡ）要求
信号、※ＢＲＳＹはバスを使用中であることを示す信号
、ＷＤＢＯＯ〜１５は非同期式バスのうちに書込みデー
タバスと接続されるデータ線、ＲＯＭＯＯ〜１５は非同
期式バスのうちの議出しデータバスと接続されるデータ
線、ＰＵとＰＬはＷＢＤＯＯ〜１５，ＲＤＢＯＯ〜１５
に付加されるパリティ線、ＷＤＢＯ〜７は１０への書込
みデータ線、ＲＤＢＯ〜７は１０からの議出しデータ線
、ＰはＷＢＤＯ〜７，ＲＤＢＯ〜７に付加されるパリテ
ィ線である。
図であり、図中、１は直接メモリアクセス（ＤＭＡ）制
御部、２はカゥンタ、８はバッファ制御部、４はデータ
バッファ（ＤＢＦ）、５はプリセット値しジスタ、６は
アンド回路、７はノア回路、８〜１０は反転回路、１１
〜１４はバス・ドラスバ回路、ＣＬＫはクロツク信号、
ＲＳＴとＲＣＴＲはそれぞれリセツト信号、ＢＦＳＥＴ
はバッファセット信号、ＭＷＴは直接メモリアクセス（
ＤＭＡ）転送の方向を示す信号、ＩＲＤＹはデータバッ
ファに書込み可能であることを示す信号、ＯＲＤＹはデ
ータバッファから読出し可能であることを示す信号、Ｓ
ＦＴＩはＩＲＤＹ信号に対する応答信号、ＳＦＴＯはＯ
ＲＤＹに対する応答信号、ＲＱＤＭＡは直接メモリアク
セス（ＤＭＡ）要求信号、Ｑはカウンタ２のキャリー信
号、ＳＤＭＡは直接メモリアクセス（ＤＭＡ）開始信号
、ＤＭＡＳＱは直援メモリアクセス（ＤＭＡ）シーケン
スを示す信号、※ＡＣＴＤＴ（ｉ）および※ＡＣＴＤＴ
（ｏ）は直接メモリアクセス（ＤＭＡ）要求確認信号、
※ＳＦＸＤは直接メモリアクセス（ＤＭＡ）支配権確立
信号、※ＲＱＤＴは直接メモリアクセス（ＤＭＡ）要求
信号、※ＢＲＳＹはバスを使用中であることを示す信号
、ＷＤＢＯＯ〜１５は非同期式バスのうちに書込みデー
タバスと接続されるデータ線、ＲＯＭＯＯ〜１５は非同
期式バスのうちの議出しデータバスと接続されるデータ
線、ＰＵとＰＬはＷＢＤＯＯ〜１５，ＲＤＢＯＯ〜１５
に付加されるパリティ線、ＷＤＢＯ〜７は１０への書込
みデータ線、ＲＤＢＯ〜７は１０からの議出しデータ線
、ＰはＷＢＤＯ〜７，ＲＤＢＯ〜７に付加されるパリテ
ィ線である。
第５図は実施例のライトコマンド発出時の動作タイムチ
ャート例である。第５図において第４図を同一名称のも
のは同一のもの、プリセットはカゥンタ２へのプリセッ
トを指示するタイミング信号、ＳＲＶＩは１０側からの
要求信号、ＳＲＶＯは１０側への応答信号、Ｔ，は非同
期式バスを使用した１回のデータ転送周期、Ｔ４とＬは
それぞれＲＱＤＭＡ信号が発せられてからＳＤＭＡ信号
が発せられるまでの時間間階を示すものである。
ャート例である。第５図において第４図を同一名称のも
のは同一のもの、プリセットはカゥンタ２へのプリセッ
トを指示するタイミング信号、ＳＲＶＩは１０側からの
要求信号、ＳＲＶＯは１０側への応答信号、Ｔ，は非同
期式バスを使用した１回のデータ転送周期、Ｔ４とＬは
それぞれＲＱＤＭＡ信号が発せられてからＳＤＭＡ信号
が発せられるまでの時間間階を示すものである。
以下に、第５図図示タイムチャートを参照しつつ、実施
例の動作を説明する。
例の動作を説明する。
まず、図示しない中央処理装置からデータ転送を指示す
るライトコマンドが発行されると、バッファ制御部３は
データバッファ４からＩＲＤＹ信号が入力されたときＲ
ＱＤＮ松信号をオンにする。その後、カウンタ２がオー
バフローしＱがオンとなったとき、最初のＳＤＭＡ信号
がＤＭＡ制御部１へ入力され、ＤＭＡ制御部１が起動さ
れる。ＤＭＡ制御部１はＤＭＡＳＱ信号をオンとすると
ともに、ＲＯＴＲ信号をカウンタ２へ送出しカウンタ２
をクリアする。そしてその直後に、図示しないブリセッ
ト信号が発出されてプリセット値しジスタ５の値がカウ
ンタ２にプリセットされる。このブリセット値は１０の
データ転送周期の整数倍と同一かまたはこれよりやや小
さい値に設定されている。この後、カウンタ２は自律に
カウント歩進を開始する。次にＤＭＡＳＱ信号を発出し
た後、ＤＭＡ制御部１は非同期式バスの専有権を確認し
たときＢ斑Ｙ信号をオンとする。
るライトコマンドが発行されると、バッファ制御部３は
データバッファ４からＩＲＤＹ信号が入力されたときＲ
ＱＤＮ松信号をオンにする。その後、カウンタ２がオー
バフローしＱがオンとなったとき、最初のＳＤＭＡ信号
がＤＭＡ制御部１へ入力され、ＤＭＡ制御部１が起動さ
れる。ＤＭＡ制御部１はＤＭＡＳＱ信号をオンとすると
ともに、ＲＯＴＲ信号をカウンタ２へ送出しカウンタ２
をクリアする。そしてその直後に、図示しないブリセッ
ト信号が発出されてプリセット値しジスタ５の値がカウ
ンタ２にプリセットされる。このブリセット値は１０の
データ転送周期の整数倍と同一かまたはこれよりやや小
さい値に設定されている。この後、カウンタ２は自律に
カウント歩進を開始する。次にＤＭＡＳＱ信号を発出し
た後、ＤＭＡ制御部１は非同期式バスの専有権を確認し
たときＢ斑Ｙ信号をオンとする。
そして、このＢＢＳＹ信号がオンの期間に、図示しない
回路部によって記憶装置の所定アドレスの内容を読み取
り、非同期式バスからＷＤＢＯＯ〜１５を通してその読
取ったデータをＢＦＳＥＴ信号のタイミングでＤＢＦ４
へ格納する。次に、１０側からの要求信号ＳＲＶＩに基
づいてＤＢＦ４の１バイト分のデ−夕を講取り応答信号
ＳＲＶＯとともにそのデータを１０側へ送出するとＤＢ
Ｆ４には１バイト分の空きが生じる。そして２バイト分
の空きが生じるとＤＢＦ４はＩＲＤＹ信号をバッファ制
御部３へ送出する。これにより、バッファ制御部３はＲ
ＱＤＭＡ信号を発出するが、未だカウンタ２が計数中で
あるため、このＲＱＤＭＡ信号はＤＭＡ制御部１に入力
されない。その後、カゥンタ２が所定周期を計数終了し
オーバフローによりキヤリーＱ信号を発出すると、ＲＱ
ＤＭＡ信号はＳＤＭＡ信号としてＤＭＡ制御部１に入力
される。
回路部によって記憶装置の所定アドレスの内容を読み取
り、非同期式バスからＷＤＢＯＯ〜１５を通してその読
取ったデータをＢＦＳＥＴ信号のタイミングでＤＢＦ４
へ格納する。次に、１０側からの要求信号ＳＲＶＩに基
づいてＤＢＦ４の１バイト分のデ−夕を講取り応答信号
ＳＲＶＯとともにそのデータを１０側へ送出するとＤＢ
Ｆ４には１バイト分の空きが生じる。そして２バイト分
の空きが生じるとＤＢＦ４はＩＲＤＹ信号をバッファ制
御部３へ送出する。これにより、バッファ制御部３はＲ
ＱＤＭＡ信号を発出するが、未だカウンタ２が計数中で
あるため、このＲＱＤＭＡ信号はＤＭＡ制御部１に入力
されない。その後、カゥンタ２が所定周期を計数終了し
オーバフローによりキヤリーＱ信号を発出すると、ＲＱ
ＤＭＡ信号はＳＤＭＡ信号としてＤＭＡ制御部１に入力
される。
これによりＤＭＡ制御部１は前回と同様にＤＭＡＳＱ信
号を発するとともに非同期式バスの獲得動作に移り、非
同期式バスを専有したとき、Ｂ既Ｙ信号をオンとる。そ
して前回動作と同様に図示しない回路部によって記憶装
置の所定アドレスの内容を講取り、非同期式バスからＷ
ＤＢＯＯ〜１５を通してその読取ったデータを２回目の
ＢＦＳＥＴ信号のタイミングでＤＢＦ４へ格納する。１
０の装置側との間のＳＲＶＩ信号・ＳＲＶＯ信号を使用
したデータ転送は、記憶装置アクセス動作とは独立に実
行されており、このデータ転送によりＤＢＦ４に空きが
発生すると、上記したようにＩＲＤＹ信号がオンとなり
、ＤＭＡ要求シーケンスが発生することになる。
号を発するとともに非同期式バスの獲得動作に移り、非
同期式バスを専有したとき、Ｂ既Ｙ信号をオンとる。そ
して前回動作と同様に図示しない回路部によって記憶装
置の所定アドレスの内容を講取り、非同期式バスからＷ
ＤＢＯＯ〜１５を通してその読取ったデータを２回目の
ＢＦＳＥＴ信号のタイミングでＤＢＦ４へ格納する。１
０の装置側との間のＳＲＶＩ信号・ＳＲＶＯ信号を使用
したデータ転送は、記憶装置アクセス動作とは独立に実
行されており、このデータ転送によりＤＢＦ４に空きが
発生すると、上記したようにＩＲＤＹ信号がオンとなり
、ＤＭＡ要求シーケンスが発生することになる。
第５図タイムチャートにおいて、第２回目のＴ，の周期
のケースは、記憶装置との間との間の１回のデータ転送
が終了し、その後、次のデータ転送の要求が生じても、
カウンタ２が所定時間を計数し終えていないために、次
のデータ転送が持たされている場合を示している。
のケースは、記憶装置との間との間の１回のデータ転送
が終了し、その後、次のデータ転送の要求が生じても、
カウンタ２が所定時間を計数し終えていないために、次
のデータ転送が持たされている場合を示している。
また第３回目のＴ，の周期のケースは、ＤＭＡ制御部１
による非同期式バスの専有が遅れ（他装置が該バスを専
有していたこと等の理由による）、カウンタ２がオーバ
ーフローした後に次のデータ転送が開発される場合を示
している。前者のケースでは、ＲＱＤＭＡ信号がオンと
なってからＳＤＭＡ信号がオンになるまでの時間Ｔ４が
長くなり、後者のケースではＲＱＤＭＡ信号がオンとな
ってからＳＤＭＡ信号がオンになるまでの時間Ｌが短か
〈なっている。以上説明したように本発明によれば、１
０のデータ転送周期の整数倍と同じか、またはこれに近
い値（望ましくはやや小さい値）をカウンタにプリセッ
トし、一定時間（カウンタのオーバーフローする時間）
待ってからＤＭＡ要求シーケンスに入るようにする。そ
してＤＭＡシーケンス（ＤＭＡ要求を出してからデータ
転送が終了するまで）の初めに前記カウンタをブリセッ
トしカウンタの歩進を始める。更にＤＭＡシーケンス終
了時カウンタがオーバーしていない場合、次のＤＭＡシ
ーケンスの要求があってもカウンタがオーバーするまで
持つようにする。一方、ＤＭＡシーケンス終了時カウソ
タがオーバーしている場合は直ちに次のＤＭＡシーケン
スに入るようにする。以上の動作によりチャネル（ＣＨ
）のＤＭ〜転送周期は１００のデータ転送周期の整数倍
に近くなり、システム的にみるとチャネル（ＣＨ）は一
定周期でＤＭふ転送を行っているようにみえる。もちろ
ん他のチャネル（ＣＨ）の影響によりチャネル（ＣＨ）
の転送周期は多少延びることはあるが、これはデータバ
ッファによって吸収される。上記実施例は、ライトコマ
ンド動作の場合であるが、リードコマンド動作（１０側
よりチャネルへ、さらに記憶装置へデータ転送）の場合
も同にして動作可能なことは明らかである。
による非同期式バスの専有が遅れ（他装置が該バスを専
有していたこと等の理由による）、カウンタ２がオーバ
ーフローした後に次のデータ転送が開発される場合を示
している。前者のケースでは、ＲＱＤＭＡ信号がオンと
なってからＳＤＭＡ信号がオンになるまでの時間Ｔ４が
長くなり、後者のケースではＲＱＤＭＡ信号がオンとな
ってからＳＤＭＡ信号がオンになるまでの時間Ｌが短か
〈なっている。以上説明したように本発明によれば、１
０のデータ転送周期の整数倍と同じか、またはこれに近
い値（望ましくはやや小さい値）をカウンタにプリセッ
トし、一定時間（カウンタのオーバーフローする時間）
待ってからＤＭＡ要求シーケンスに入るようにする。そ
してＤＭＡシーケンス（ＤＭＡ要求を出してからデータ
転送が終了するまで）の初めに前記カウンタをブリセッ
トしカウンタの歩進を始める。更にＤＭＡシーケンス終
了時カウンタがオーバーしていない場合、次のＤＭＡシ
ーケンスの要求があってもカウンタがオーバーするまで
持つようにする。一方、ＤＭＡシーケンス終了時カウソ
タがオーバーしている場合は直ちに次のＤＭＡシーケン
スに入るようにする。以上の動作によりチャネル（ＣＨ
）のＤＭ〜転送周期は１００のデータ転送周期の整数倍
に近くなり、システム的にみるとチャネル（ＣＨ）は一
定周期でＤＭふ転送を行っているようにみえる。もちろ
ん他のチャネル（ＣＨ）の影響によりチャネル（ＣＨ）
の転送周期は多少延びることはあるが、これはデータバ
ッファによって吸収される。上記実施例は、ライトコマ
ンド動作の場合であるが、リードコマンド動作（１０側
よりチャネルへ、さらに記憶装置へデータ転送）の場合
も同にして動作可能なことは明らかである。
また、カウンタのプリセット値については、１０が複数
の転送周期を有する場合（例えば、磁気テープ装置にお
いて記録密度の異なる磁気テープを処理する場合）、そ
れらに対応してその値を変更してプリセツトするように
してもよい。川 発明の効果 以上説明したように本発明によれば、入出力装鷹と、該
入出力装置との間で転送されるデータを格納する記憶装
置と、上記入出力装置と接続されるとともに上記記憶装
置と非同期式バスにより接続され上記入出力装置と上記
記憶装置との間のデータ転送を制御する記憶装置とを含
むデータ処理システムにおいて、上記記憶装置と上記制
御装置との間の上記非同期式バスを使用したデータ転送
の周期を上記入出力装置のデータ転送周期の整数倍の値
またはこれに近い値に合わせるようにしたので、制御装
澄にもうけられるオーバラン防止用のデータバッファの
容量が大きくなっても、記憶装置と制御装置の間のデー
タ転送は、いわば散発的に行なわれ、一時点に集中する
ことがなくなる。
の転送周期を有する場合（例えば、磁気テープ装置にお
いて記録密度の異なる磁気テープを処理する場合）、そ
れらに対応してその値を変更してプリセツトするように
してもよい。川 発明の効果 以上説明したように本発明によれば、入出力装鷹と、該
入出力装置との間で転送されるデータを格納する記憶装
置と、上記入出力装置と接続されるとともに上記記憶装
置と非同期式バスにより接続され上記入出力装置と上記
記憶装置との間のデータ転送を制御する記憶装置とを含
むデータ処理システムにおいて、上記記憶装置と上記制
御装置との間の上記非同期式バスを使用したデータ転送
の周期を上記入出力装置のデータ転送周期の整数倍の値
またはこれに近い値に合わせるようにしたので、制御装
澄にもうけられるオーバラン防止用のデータバッファの
容量が大きくなっても、記憶装置と制御装置の間のデー
タ転送は、いわば散発的に行なわれ、一時点に集中する
ことがなくなる。
ため、バスの負荷が軽くなり、そのためシステム設計が
容易になるという大きな効果をもたらすことができる。
容易になるという大きな効果をもたらすことができる。
第１照および第２図は従釆のチャネルの構成例、第３図
は第２図図示の構成における転送シーケンスの１例を示
す図、第４図は本発明による実施例のチャネルの要部ブ
ロック図、第５図は実施例の動作タイムチート例である
。 第４図において、１はＤＭＡ制御部、２はカウンタ、３
はバッファ制御部、４はデータバッファ、５はプリセツ
ト値しジスタである。 第１図 第２図 第３図 第４図 舞う図
は第２図図示の構成における転送シーケンスの１例を示
す図、第４図は本発明による実施例のチャネルの要部ブ
ロック図、第５図は実施例の動作タイムチート例である
。 第４図において、１はＤＭＡ制御部、２はカウンタ、３
はバッファ制御部、４はデータバッファ、５はプリセツ
ト値しジスタである。 第１図 第２図 第３図 第４図 舞う図
Claims (1)
- １ 入出力装置と、該入出力装置との間で転送されるデ
ータを格納する記憶装置と上記入出力装置と接続される
とともに上記記憶装置と非同期式バスにより接続され上
記入出力装置と上記記憶装置との間のデータ転送を制御
する制御装置とを含むデータ処理システムにおけるデー
タ転送制御方式において、上記制御装置に、上記入出力
装置のデータ転送周期の整数倍に等しいか、またこれに
近い値のカウント周期を有するカウンタと、上記入出力
装置と上記記憶装置との間で転送されるデータを一時保
持するデータバツフアと上記カウンタから所定に周期毎
に発生される出力信号および上記データバツフアの状態
を示す信号に基いて、上記記憶装置と当該制御装置との
間のデータ転送を制御するデータ転送制御部とをもうけ
、上記記憶装置と上記制御装置との間の上記非同期バス
を使用したデータ転送要求の周期を上記入出力装置のデ
ータ転送周期の整数倍の値またはこれに近い値に合わせ
るようにしたことを特徴とするデータ転送制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21100081A JPS6040064B2 (ja) | 1981-12-28 | 1981-12-28 | デ−タ転送制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21100081A JPS6040064B2 (ja) | 1981-12-28 | 1981-12-28 | デ−タ転送制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58114219A JPS58114219A (ja) | 1983-07-07 |
| JPS6040064B2 true JPS6040064B2 (ja) | 1985-09-09 |
Family
ID=16598660
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21100081A Expired JPS6040064B2 (ja) | 1981-12-28 | 1981-12-28 | デ−タ転送制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6040064B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61192874U (ja) * | 1985-05-23 | 1986-12-01 | ||
| JPS6448746U (ja) * | 1987-09-18 | 1989-03-27 | ||
| KR20190022721A (ko) | 2017-06-28 | 2019-03-06 | 신닛테츠스미킨 카부시키카이샤 | 비료 원료용 제강 슬래그, 비료 원료용 제강 슬래그의 제조 방법, 비료의 제조 방법 및 시비 방법 |
| KR20190022720A (ko) | 2017-06-28 | 2019-03-06 | 신닛테츠스미킨 카부시키카이샤 | 비료 원료용 제강 슬래그, 비료 원료용 제강 슬래그의 제조 방법, 비료의 제조 방법 및 시비 방법 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61143866A (ja) * | 1984-12-17 | 1986-07-01 | Fujitsu Ltd | デ−タ転送方式 |
-
1981
- 1981-12-28 JP JP21100081A patent/JPS6040064B2/ja not_active Expired
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61192874U (ja) * | 1985-05-23 | 1986-12-01 | ||
| JPS6448746U (ja) * | 1987-09-18 | 1989-03-27 | ||
| KR20190022721A (ko) | 2017-06-28 | 2019-03-06 | 신닛테츠스미킨 카부시키카이샤 | 비료 원료용 제강 슬래그, 비료 원료용 제강 슬래그의 제조 방법, 비료의 제조 방법 및 시비 방법 |
| KR20190022720A (ko) | 2017-06-28 | 2019-03-06 | 신닛테츠스미킨 카부시키카이샤 | 비료 원료용 제강 슬래그, 비료 원료용 제강 슬래그의 제조 방법, 비료의 제조 방법 및 시비 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58114219A (ja) | 1983-07-07 |
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