JPS6041263A - 電界効果半導体装置 - Google Patents
電界効果半導体装置Info
- Publication number
- JPS6041263A JPS6041263A JP58149236A JP14923683A JPS6041263A JP S6041263 A JPS6041263 A JP S6041263A JP 58149236 A JP58149236 A JP 58149236A JP 14923683 A JP14923683 A JP 14923683A JP S6041263 A JPS6041263 A JP S6041263A
- Authority
- JP
- Japan
- Prior art keywords
- recess
- region
- drain
- field effect
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、ゲート部分にリセスを形成することに依り特
性を制御している電界効果半導体装置の改良に関する。
性を制御している電界効果半導体装置の改良に関する。
従来技術と問題点
従来、前記種類の電界効果半導体装置では、闇値電圧ｖ
ｔｈ及びドレイン・ソース間電流１ｆ）Ｓを調整する場
合、活性領域に於けるゲート部分のゲート幅方向に形成
されるリセスの深さに依存するか、或いは、活性層の不
純物濃度を制御することに依って行なっている。
ｔｈ及びドレイン・ソース間電流１ｆ）Ｓを調整する場
合、活性領域に於けるゲート部分のゲート幅方向に形成
されるリセスの深さに依存するか、或いは、活性層の不
純物濃度を制御することに依って行なっている。
従って、同一の半導体基板上にノーマリ・オフ型（エン
ハンスメント型）ＦＥＴとノーマリ・オン型（ディプレ
ッション型）ＦＥＴを形成する際の前記調整は困難であ
り、製造プロセスは複雑である。特に、Ｅ（エンハンス
メント）／Ｄ（ディプレッション）型ＤＣＦＬ （ｄｉ
ｒｅｃｔ ｃ。
ハンスメント型）ＦＥＴとノーマリ・オン型（ディプレ
ッション型）ＦＥＴを形成する際の前記調整は困難であ
り、製造プロセスは複雑である。特に、Ｅ（エンハンス
メント）／Ｄ（ディプレッション）型ＤＣＦＬ （ｄｉ
ｒｅｃｔ ｃ。
ｕｐｌｅｄ ＦＥＴ ｌｏｇｉｃ）をリセス形式で製造
する場合、ノーマリ・オフ型ＦＥＴの為のリセス・エツ
チングとノーマリ・オン型ＦＥＴの為のリセス・エツチ
ングの２回に亙るプロセスが必要になり、従って、再現
性の面で問題があり、回路の特性を一定にすることが困
難である。
する場合、ノーマリ・オフ型ＦＥＴの為のリセス・エツ
チングとノーマリ・オン型ＦＥＴの為のリセス・エツチ
ングの２回に亙るプロセスが必要になり、従って、再現
性の面で問題があり、回路の特性を一定にすることが困
難である。
発明の目的
本発明は、リセスの深さが同一半導体基板上に形成され
るノーマリ・オフ型電界効果半導体装置のそれと同じで
あって、しかも、ノーマリ・オン型の特性を有する電界
効果半導体装置を提供するものである。
るノーマリ・オフ型電界効果半導体装置のそれと同じで
あって、しかも、ノーマリ・オン型の特性を有する電界
効果半導体装置を提供するものである。
発明の構成
本発明の電界効果半導体装置では、活性領域」二に形成
されたソース電極及びドレイン電極と、該ソース電極及
びドレイン電極間に於けるチャネル領域のその幅方向に
形成されたリセス及び非リセス部分と、該リセス及び非
リセス部分」二に形成されたショットキ・ゲート電極と
を備えた構造になっている。
されたソース電極及びドレイン電極と、該ソース電極及
びドレイン電極間に於けるチャネル領域のその幅方向に
形成されたリセス及び非リセス部分と、該リセス及び非
リセス部分」二に形成されたショットキ・ゲート電極と
を備えた構造になっている。
このような構造にすることに依り、同一半導体基板上に
形成されるノーマリ・オフ型電界効果半導体装置とリセ
スの深さが同一であっても、闇値電圧ｖｔｈ及びドレイ
ン・ソース間電流ＩＤｓを調節することができるから、
ノーマリ・オン型の特性を持たせることができる。
形成されるノーマリ・オフ型電界効果半導体装置とリセ
スの深さが同一であっても、闇値電圧ｖｔｈ及びドレイ
ン・ソース間電流ＩＤｓを調節することができるから、
ノーマリ・オン型の特性を持たせることができる。
発明の実施例
第１図及び第２図は本発明一実施例の要部平面図及び第
１図の線Ａ−Ａに於ける要部切断側面図である。
１図の線Ａ−Ａに於ける要部切断側面図である。
図に於いて、１は半導体基板、２は活性領域、３はソー
ス領域、４はドレイン領域、５はショットキ・ゲート電
極、６はリセス、７は非リセス部分、Ｗは非リセス部分
の幅、Ｌｇはゲート長、ｅは非リセス部分７のエツジを
それぞれ示す。
ス領域、４はドレイン領域、５はショットキ・ゲート電
極、６はリセス、７は非リセス部分、Ｗは非リセス部分
の幅、Ｌｇはゲート長、ｅは非リセス部分７のエツジを
それぞれ示す。
この電界効果半導体装置は、従来の技術を適用して容易
に製造することができる。唯、必要とする闇値電圧ｖｔ
ｈ及びドレイン・ソース間電流ＩＤＳに応じてリセス６
の深さと非リセス部分７の幅Ｗとを選択すれば良い。
に製造することができる。唯、必要とする闇値電圧ｖｔ
ｈ及びドレイン・ソース間電流ＩＤＳに応じてリセス６
の深さと非リセス部分７の幅Ｗとを選択すれば良い。
また、これを動作させた場合、ゲート部分の表面がら空
乏層が拡がるが、第２図に示した非リセス部分７のエツ
ジｅに於いては横方向にも空乏層が拡がる。
乏層が拡がるが、第２図に示した非リセス部分７のエツ
ジｅに於いては横方向にも空乏層が拡がる。
この空乏層の拡がり方は半導体基板１の構造に依って相
違するが、同じ構造であれば、リセス６の深さと非リセ
ス部分７の幅Ｗとに依って決定される。従って、このリ
セス６の深さと非リセス部分７の幅Ｗとを適宜に選択す
ることで非リセス部分７を流れる電流を横から拡がる空
乏層に依り制御することが可能である。
違するが、同じ構造であれば、リセス６の深さと非リセ
ス部分７の幅Ｗとに依って決定される。従って、このリ
セス６の深さと非リセス部分７の幅Ｗとを適宜に選択す
ることで非リセス部分７を流れる電流を横から拡がる空
乏層に依り制御することが可能である。
第３図は他の実施例を表わす要部平面図である。
図に於いて、Ｑｌは活性領域に於りるゲート部分のゲー
ト幅方向に全面的に形成された一定深さのリセスを有す
る電界効果トランジスタ、Ｑ２は活性領域に於けるゲー
ト部分のゲート幅方向に選択的に形成され前記トランジ
スタＱ１のリセスの深さと同−深さのリセスを有する電
界効果トランジスタ、２２は活性領域、２３Ａはトラン
ジスタＱ１のソース領域、２３ＢはトランジスタＱ１の
ドレイン領域兼トランジスタＱ２のソース領域、２３Ｃ
はトランジスタＱ２のドレイン領域、２４はトランジス
タＱ１のゲート電極、２５はトランジスタＱ２のゲート
電極、２６はトランジスタＱ１のリセス、２７はトラン
ジスタＱ２のリセス、２８はトランジスタＱ２の非リセ
ス部分をそれぞれ示している。
ト幅方向に全面的に形成された一定深さのリセスを有す
る電界効果トランジスタ、Ｑ２は活性領域に於けるゲー
ト部分のゲート幅方向に選択的に形成され前記トランジ
スタＱ１のリセスの深さと同−深さのリセスを有する電
界効果トランジスタ、２２は活性領域、２３Ａはトラン
ジスタＱ１のソース領域、２３ＢはトランジスタＱ１の
ドレイン領域兼トランジスタＱ２のソース領域、２３Ｃ
はトランジスタＱ２のドレイン領域、２４はトランジス
タＱ１のゲート電極、２５はトランジスタＱ２のゲート
電極、２６はトランジスタＱ１のリセス、２７はトラン
ジスタＱ２のリセス、２８はトランジスタＱ２の非リセ
ス部分をそれぞれ示している。
この電界効果半導体装置に於いて、トランジスタＱ１に
於けるリセス２６の深さを闇値電圧ｖｔｈが０ 〔ｖ〕
になるように設定すると、トランジスタＱ１はノーマリ
・オフ型ＦＥＴとなり、トランジスタＱ２はノーマリ・
オン型ＦＥＴとなるものであり、これ等は一工程で同時
に形成されることは明らかである。従って、Ｅ／Ｄ型Ｄ
ＣＦＬのインバータが簡単に構成される。
於けるリセス２６の深さを闇値電圧ｖｔｈが０ 〔ｖ〕
になるように設定すると、トランジスタＱ１はノーマリ
・オフ型ＦＥＴとなり、トランジスタＱ２はノーマリ・
オン型ＦＥＴとなるものであり、これ等は一工程で同時
に形成されることは明らかである。従って、Ｅ／Ｄ型Ｄ
ＣＦＬのインバータが簡単に構成される。
第４図は第３図に関して説明した実施例の要部等価回路
図であり、第３図に関して説明した部分と同部分は同記
号で指示しである。
図であり、第３図に関して説明した部分と同部分は同記
号で指示しである。
図に於いて、電界効果トランジスタＱ１はノーマリ・オ
フ型（エンハンスメント型）に、電界効果トランジスタ
Ｑ２はノーマリ・オン型（ディプレッション型）になっ
ていることは云うまでもない。
フ型（エンハンスメント型）に、電界効果トランジスタ
Ｑ２はノーマリ・オン型（ディプレッション型）になっ
ていることは云うまでもない。
第５図及び第６図は他の実施例を表わす要部平面図及び
第５図の線Ａ−Ａに於ける要部切断側面図であり、第１
図及び第２図に関して説明した部分と同部分は同記号で
指示しである。
第５図の線Ａ−Ａに於ける要部切断側面図であり、第１
図及び第２図に関して説明した部分と同部分は同記号で
指示しである。
この実施例では、幅Ｗが狭い非リセス部分７が複数に亙
り残留するようリセス６を形成しているものである。
り残留するようリセス６を形成しているものである。
この構造にするとドレイン・ソース間電流ｉｎｓを制御
する部分の面積が実効的に広くなるから、大きな電流を
制御するのに有効であり、同一半導体基板上に於いて、
素子特性を選択する自由度が向」ニする。
する部分の面積が実効的に広くなるから、大きな電流を
制御するのに有効であり、同一半導体基板上に於いて、
素子特性を選択する自由度が向」ニする。
ところで、前記各実施例では、リセス６及び非リセス部
分７なる表現をしであるが、ここに於ける非リセス部分
７とは、チャネル領域で見た場合にリセス化されていな
い旨の意味であり、活性領域から見た場合にチャネル領
域全体がリセスになっていることを妨げるものではない
。即ち、活性領域から見て、チャネル領域全体を予め電
流調整等の為のリセスを形成しておき、その後、改めて
リセス６を形成することにしても良い。また、ときに依
って、チャネル領域全体にリセスを形成しないで済む場
合もある。
分７なる表現をしであるが、ここに於ける非リセス部分
７とは、チャネル領域で見た場合にリセス化されていな
い旨の意味であり、活性領域から見た場合にチャネル領
域全体がリセスになっていることを妨げるものではない
。即ち、活性領域から見て、チャネル領域全体を予め電
流調整等の為のリセスを形成しておき、その後、改めて
リセス６を形成することにしても良い。また、ときに依
って、チャネル領域全体にリセスを形成しないで済む場
合もある。
発明の効果
本発明の電界効果半導体装置では、活性領域上に形成さ
れたソース電極及びドレイン電極と、該ソース電極及び
ドレイン電極間に於けるチャネル領域のその幅方向に形
成されたリセス及び非リセス部分と、該リセス及び非リ
セス部分上に形成されたショットキ・ゲート電極とを備
えた構造になっているので、該リセスの深さが他のＦＥ
Ｔ、例えばノーマリ・オフ型ＦＥＴに於けるそれと同一
であっても前記調節を行なってノーマリ・オン型特性を
得ることができるので、ノーマリ・オフ型ＦＥＴとノー
マリ・オン型ＦＥＴとが同一半導体基板上に共存させる
場合にリセス形成工程を一回で済ませることができ、Ｅ
／Ｄ型ＤＣＦＬなどを構成するのに好適であって、得ら
れる素子の特性は均一性が高い。
れたソース電極及びドレイン電極と、該ソース電極及び
ドレイン電極間に於けるチャネル領域のその幅方向に形
成されたリセス及び非リセス部分と、該リセス及び非リ
セス部分上に形成されたショットキ・ゲート電極とを備
えた構造になっているので、該リセスの深さが他のＦＥ
Ｔ、例えばノーマリ・オフ型ＦＥＴに於けるそれと同一
であっても前記調節を行なってノーマリ・オン型特性を
得ることができるので、ノーマリ・オフ型ＦＥＴとノー
マリ・オン型ＦＥＴとが同一半導体基板上に共存させる
場合にリセス形成工程を一回で済ませることができ、Ｅ
／Ｄ型ＤＣＦＬなどを構成するのに好適であって、得ら
れる素子の特性は均一性が高い。
第１図及び第２図は本発明一実施例の要部平面図及び第
１図の線Ａ−Ａに於ける要部切断側面図、第３図は他の
実施例の要部平面図、第４図は第３図に見られる実施例
の要部等価回路図、第５図及び第６図は他の実施例の要
部平面図及び第５図の線Ａ−Ａに於ける要部切断側面図
である。 図に於いて、１は半導体基板、２は活性領域、３はソー
ス領域、４はドレイン領域、５はゲート電極、６はリセ
ス、７は非リセス部分、Ｗは非リセス部分の幅、Ｌｇは
ゲート長、ｅは非リセス部分７のエツジ、Ｑｌは活性領
域に於けるゲート部分のゲート幅方向に全面的に形成さ
れた一定深さのリセスを有する電界効果トランジスタ、
Ｑ２は活性領域に於けるゲート部分のゲート幅方向に選
択的に形成され前記トランジスタＱ１に於りるリセスの
深さと同−深さのリセスを有する電界効果トランジスタ
、２２は活性領域、２３ＡはトランジスタＱ１のドレイ
ン領域兼トランジスタＱ２のドレイン領域、２４はトラ
ンジスタＱ１のゲート電極、２５はトランジスタＱ２の
ゲート電極、２６はトランジスタＱ１のリセス、２７は
トランジスタＱ２のリセス、２８はトランジスタＱ２の
非リセス部分である。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − 第 １ 図 第２図 第３図 第４図 η 第５図 第６図 ３３８−
１図の線Ａ−Ａに於ける要部切断側面図、第３図は他の
実施例の要部平面図、第４図は第３図に見られる実施例
の要部等価回路図、第５図及び第６図は他の実施例の要
部平面図及び第５図の線Ａ−Ａに於ける要部切断側面図
である。 図に於いて、１は半導体基板、２は活性領域、３はソー
ス領域、４はドレイン領域、５はゲート電極、６はリセ
ス、７は非リセス部分、Ｗは非リセス部分の幅、Ｌｇは
ゲート長、ｅは非リセス部分７のエツジ、Ｑｌは活性領
域に於けるゲート部分のゲート幅方向に全面的に形成さ
れた一定深さのリセスを有する電界効果トランジスタ、
Ｑ２は活性領域に於けるゲート部分のゲート幅方向に選
択的に形成され前記トランジスタＱ１に於りるリセスの
深さと同−深さのリセスを有する電界効果トランジスタ
、２２は活性領域、２３ＡはトランジスタＱ１のドレイ
ン領域兼トランジスタＱ２のドレイン領域、２４はトラ
ンジスタＱ１のゲート電極、２５はトランジスタＱ２の
ゲート電極、２６はトランジスタＱ１のリセス、２７は
トランジスタＱ２のリセス、２８はトランジスタＱ２の
非リセス部分である。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − 第 １ 図 第２図 第３図 第４図 η 第５図 第６図 ３３８−
Claims (1)
- 活性領域上に形成されたソース電極及びドレイン電極と
、該ソース電極及びドレイン電極間に於けるチャネル領
域のその幅方向に形成されたリセス及び非リセス部分と
、該リセス及び非リセス部分上に形成されたショットキ
・ゲート電極とを備えてなることを特徴とする電界効果
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58149236A JPS6041263A (ja) | 1983-08-17 | 1983-08-17 | 電界効果半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58149236A JPS6041263A (ja) | 1983-08-17 | 1983-08-17 | 電界効果半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6041263A true JPS6041263A (ja) | 1985-03-04 |
| JPH0362016B2 JPH0362016B2 (ja) | 1991-09-24 |
Family
ID=15470851
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58149236A Granted JPS6041263A (ja) | 1983-08-17 | 1983-08-17 | 電界効果半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6041263A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0441482U (ja) * | 1990-08-06 | 1992-04-08 |
-
1983
- 1983-08-17 JP JP58149236A patent/JPS6041263A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0441482U (ja) * | 1990-08-06 | 1992-04-08 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0362016B2 (ja) | 1991-09-24 |
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