JPS59210672A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、ヘテロ接合を有した半導体装置に関するもの
で、特に集積回路を形成する場合に好適な電界効果型半
導体装置に関する。

〔発明の背景〕

ガリウム砒素（ＧａＡｓ）は、その電子の移動度がシリ
コンに比して著しく高く、高速デバイスを作成するに適
した材料である。しかしながら、良質な絶縁層を形成す
ることが困難であるためにシリコンのようなＭ　ＯＳ　
（Ｍｅｔａｌ−Ｑｘｉｄｅ−８ｅｍｉ　−ｃｏｎｄｕｃ
ｔｏｒ　　）型の゛電界効果トランジスタは実現されて
いない。ところが、近年、絶縁層のかわりに、ドナー不
純物を添加したアルミニウムガリウム砒素（ＡｔＧ　ａ
　Ａ　Ｓ　）結晶を用いると、その界面に担体が誘起さ
れ電界効果型トランジスタが作成できることがわかって
きた。

第１図は、かかるトランジスタの動作領域のバンド構造
図である。図中、１３は電極部、１２は不純物を含有す
るＡｔＧａＡＳ層、１１は実質的に不純物を含有しない
ＧａＡｓ層である。又ＥＦはフェルミレベルを示す。第
１図において１５はこの担体であるが二次元的なポテン
シャルの中にとじ込められている。この担体１５は、Ａ
ｔＧａＡｓ（１２）中のドナー不純物準位（１４）から
供給され、不純物の極めて少ないＧ　ａ　Ａ　Ｓ中を走
行するため１イオン化したドナー不純物とは場所的に分
離されている。その結果、不純物ポテンシャルによる散
乱が著しく減少し、高移動度が実現できる。

また、第１図のＧａＡｓ層とＡｔＧａＡｓ層の位置を入
れ換えた、第２図のようなバンド構造図を持つトランジ
スタにおいても、担体は二次元的ポテンシャルの中にと
じ込められ、不純物散乱を極めて小さくできるので、第
１図の場合と同様に、高移動度が実現できる。

この構造によるトランジスタの利点としては、（１）第
１図の構造のトランジスタでは、酸化しやすいＡｔＧａ
　Ａ　ｓ　層が表面に出るので、安定した素子特性を得
るためにはさらにＧａＡｓ層を重ねる必要があったが、
第２図の構造の素子では酸化しにくいＧａＡｓが表面に
くるのでその必要はないこと、（２＋化合物半導体層で
は、シリコンにおける５ｉ０２のような良好な酸化膜が
得られにくいため、担体は、通膚ゲートにショットキ接
合を形成して制御されるが、ショットキ接合はＧ　ａ　
ＡＨＡ　ｓ　の上に形成するよりも、ＧａＡＳの上の方
が形成しやすいこと、（３）不純物を導入する必要があ
る場合、ＧａＡｓの方がＡ７Ｇ　ａ　Ａ　ｓ　　よりも
導入効率が高いため、不純物導入に伴う格子欠陥等の発
生が少なくてすむこと、等があげられるが、以下のよう
な大きな欠点も持っていた。

集積回路の構成には、ノーマリオンのデプレーション型
とノーマリオフのエンハンスメント型の２種類のトラン
ジスタを用いた方が有利であるが、第１図、第２図とも
、本質的にはノーマリオンでのデブレーション型のトラ
ンジスタ全構成する。

すなわち、（ＪａＡＳとＡｔＧａＡｓの界面近傍のチャ
ネル部には、常にドープされたＡＬＵ　ａ　Ａ　Ｓ　か
ら担体が供給されるので、チャネル部とソース、ドレイ
ン電極はゲート電圧をかけなくても接続されてノーマリ
オンとなる。

しかしながら、第１図の構造の素子では、ＡｔＧａＡｓ
層の厚さを著しく薄くすれば、ショットキ電極の空乏層
が、チャネル部にまでのびて、ノーマリオフのエンハン
スメント型トランジスタを作ることも可能である。すな
わち、一度構造を作成した後でも、エツチング等の手段
でＡｔ（）ａＡｓ層を薄くすることによって、エンハン
スメント。

デプレーション両タイプの素子を作りわけることが可能
となる。これに対して、第２図の構造では、ＡｔＧａＡ
Ｓ層の厚さは一度この構造を作成した後で変えることが
できないため、エンハンスメント。

デプレーション両タイプの素子を作りわけることは不可
能であった。

〔発明の目的〕

本発明の目的は、かかる点に着目してなされたものであ
り、上述した第２図の構造の半導体装置の利点である、
酸化しにくいこと、制御電極が形成しやすいことを生か
し、なおかつ、エンハンスメント、デプレーション両タ
イプの素子を作りわけることができる構造を有する半導
体装置を提供することにある。

〔発明の概要〕

上記目的を達成するために、本発明では、第１の半導体
層とそれより禁制帯幅の小さな第２の半導体層とかへテ
ロ接合を形成して配され、少なくともへテロ接合界面近
傍に生ずる担体を制御するための第１の電極と、２個以
上の第２の電極とを有する半導体装置において、第２の
半導体層は第１の半導体層と第１の担体制御用電極との
間に存在し、かつ第１．第２の半導体層共に不純物を１
０１１１ｃｍ−”以下しか含まず、かつ第１の担体制御
用電極下のへテロ接合界面近傍に生ずる担体と第２の電
極とが電気的に接続されるように、第２の電極と前記担
体の発生する領域との間の領域に、前記担体と同一導電
型の不純物を１０１６ｃｍ−”以上合ませる如く構成し
たものである。

〔発明の実施例〕

先ず、本発明の基本的原理について、以下説明する。

前述したような従来の欠点を除くためには、ＡｔＧａＡ
ｓ層には不純物添加を行なわず、添加効率の良いＧ　ａ
　Ａ　８層に不純物添加を行なって、その址でエンハン
スメント、デプレーションの両タイプを作りわけるのが
望ましい。しかしながら、ショットキー型のゲートの場
合には、ソースおよびドレイン電極と、チャネルとの間
には間隙ができている。その結果、ＡｔＧａＡｓ　ある
いはＩＪ　ａ　Ａ　Ｓ中にドナー不純物を添加しないエ
ンハンスメント型の場合には担体がこの間隙部に誘起さ
れず、従ってチャンネルとソース・ドレイン電極とを接
続することができず、トランジスタとして動作しえない
。

本発明は、ショットキゲートの場合にできるこのチャネ
ルとソース、ドレイン電極間の間隙領域の、禁制帯幅の
狭いゲート電極側半導体、上記の例では（Ｊ　ａ　Ａ　
ｓ中にドナー不純物を導入し、ゲート電極直下のチャネ
ル部には不純物を導入しないことを特徴とする電界効果
トランジスタである。かかる構造によって、（１）チャ
ネル近傍のＧａＡｓおよびＡｔＧａＡｓ　中に散乱中心
になる不純物がないために、移動度が増大する、（２）
間隙部にはドナー不純物から担体が供給されるので、チ
ャネル部とソース、ドレイン成極が接続でき、トランジ
スタとして作動する等の特徴を有している。

Ａｔ（ＪａＡ８およびＧａＡｓからなるヘテロ構造電界
効果トランジスタの場合には、ＧａＡｓとＡ　ｔＧ　ａ
　Ａ　ｓ　との伝導帯の界面での差が約０．３ｅＶであ
シ、ショットキー障壁が約０．６ｅＶ程度である。従っ
て、不純物を添加しないＡｔＧａＡＳ　を用いた場合に
は、ゲート電圧をかけない状態ではチャンネルが形成さ
れない。

第３図に、この場合のバンド構造図を示す。図中、１３
はやはシ畦極部、１２はＡｔＧａＡｓ層、１１はＧａＡ
ｓ層で、ＥＦはフェルミレベルを示シている。第３図の
場合、ノーマリオフ状態であり、ゲートに正の電圧をか
けることによってチャンネルが形成される。すなわちエ
ンハンスメント型のトランジスタとなる。

一方、ノーマリオンのデプレーンヨン型のトランジスタ
を得るためには、ＧａＡｓ層にドナー不純物を添加すれ
ばいい。不純物添加の方法は、ＧａＡｓ層成長時に同時
に添加する方法、成長後に表面から拡散によって添加す
る方法などがあるが、集積回路を構成する場合は、成長
後に不純物添加部分を選択できて、精度の良いイオン打
込法によるのが有利である。

すなわち、エンハンスメント型の本発明のトランジスタ
を複数個作成する過程で、必要なトランジスタにのみ、
例えばイオン打込み法において不純物を導入し、ポテン
シャル形状を変化させて、ゲートの閾値を変えるか、必
要ならばノーマリオンになるまで不純物濃度を上げてデ
プレーション型のトランジスタにすればよい。この際、
イオン打込みによって形成される格子欠陥の影響、不純
物そのものによる担体の散乱確率の増大を防ぐために、
イオンの平均飛程かへテロ界面より、３００Å以上離し
てイオン打込みを打うことが肝要である。ここで、本発
明の構造の場合、ＡｔＧａＡｓ層ではなくて、ＧａＡｓ
層にイオン打込みすることになるが、ＧａＡｓ０方がｋ
ｔＧａ　Ａ　ｓ　　より導入効率が高いため、不純物イ
オン打込みに伴う格子欠陥等の発生を抑制できるという
利点も持っている。イオン打込みは、不純物量を精度よ
く制御できるため、閾値の制御によく利用されている技
術である。

従って、従来不可能であったエンハンスメント。

デプレーション両タイプの作りわけが可能で、しかもイ
オン打込法の精度が良く、酸化されにくいＧ　ａ　Ａ　
ｓ層が表面にあるために特性のバラツキを少なくするこ
とが可能である。

このようにして、本発明のトランジスタを集積すること
ができるが、集積度を上げるためにチャネル長を短くす
ると、成界効果型トランジスタに特有のパンチスルー現
象と呼ばれる望ましくない現象が生ずる。これは、短チ
ヤネル化に伴い、ドレインに加えた電圧によってソース
、ドレイン間にパンチスルーが起こり、そこに電流が流
れてしまい、ドレイン電流がゲート電圧によっては完全
にピンチオンしないという好ましくない現象である。た
とえば記憶素子の場合、電荷の形で蓄えられていた情報
が、パンチスルー電流によって逃げてしまう。また、ヘ
テロ界面に２次元的に閉じ込められていた担体が、３次
元的な広がりを持つようになるので、高速動作の点でも
欠点となる。

パンチスルー電流が流れる原因は、ドレイン空乏ノーが
ソース１ｌｌｌ］に向かってのび、ドレイン空乏層とソ
ース空乏層が直接影響しあうためである。これによって
、通常へテロ界面に閉じ込められている担体が、厚さ方
向にも広がυを持ってしまう。

したがって、この現象を抑制するためには、まず禁制帯
幅の狭い半導体層側（ＧａＡｓとＡＡＧ　ａ　Ａ　ｓの
へテロ接合の場合にはＧａＡＳ層）の界面に近い位置に
、ソース（あるいはドレイン）不純物と反対導′ｉｔ型
の不純物を高濃度に含む厚さの薄い層を形成して担体が
厚↓方向の広がＤｋ持つことを防止する。さらに、ドレ
イン空乏層の空間的広がりを押えるために、ソース（あ
るいはドレイン）不純物と反対導電型の不純物層を、等
電位線の広がりやすい位置に１層または複数層形成する
。効果的に抑制するためには、不純物濃度は高く、かつ
寸法的には薄い層を形成する必要がある。

このように、上記２種類の層を設けることによって、パ
ンチスルー効果を抑制することができ、短チャネルにお
いても、特性の良い半導体装置を得ることができる。

なお、このようにソース（またはドレイン）不純物と反
対導電型の不純物層を複数層設けると、しきい電圧が尚
くなりすぎる欠点が生ずる。しかし、このしきい電圧の
上昇は、ソース（あるいはドレイン）不純物と同一型不
純物層を付加することにより、容易に制御可能である。

以下、本発明を実施列により詳細に説明する。

実施例１ 第４図は、本発明の一実施例になる半導体装置の主要製
造工程（ω〜（Ｃ）を示す装置断面図である。

同図（ａ）に示すように、半絶縁性Ｇ　ａ　Ａ　Ｓ基板
２１上に、分子線エピタキシー法を用いて、ＡｔとＧａ
の組成比が、例えば約０．３：０．７となるＡｔＧａＡ
ｓ層（２２）を約１μｍ（通常、５００人〜１．５μｍ
程度の間で選択している）を、基板温度６００Ｃで成長
した後、Ｇ　ａ　ＡＳ層（２３）を約１０００人（通常
、約５００〜５０００人である）を成長させた。いずれ
の層にも不純物は故意には添加していないが、ＧａＡＳ
層（２３）申での不純ｖｌ＃度はＩ　Ｘ　１０　”ｃｒ
ｎ−”以下であった。

上記のエピタキシャル層上に、ゲート電極２８となる金
属、例えばＴｉ；Ｗを約２μｍ厚をつけた後、この金属
電極をイオン打込みの際のマスクとして（セルファライ
ノンＳｉイオン３１ｉ７０ＫｅＶで２　Ｘ　１０　”ｃ
ｍ−”打込む。イオン打込みにより発生した格子欠陥を
除去し、イオンを活性化させるために、７５０Ｃ，３０
分間のアニールを行なった。

第４図（ｂ）に２４として示したのがこの不純物領域で
ある。イオンの活性化率を高めるためには８５０Ｃの尚
温でアニールする方が望ましいが、ＡｔＧ　ａ　Ａ　Ｓ
ｎ　Ｇ　ａ　Ａ　Ｓ界面のボケを防ぎ、また不純物の拡
散を防ぐために上記の温度でアニールは行なっている。

この場合、イオン打込みしているのはＧ　ａ　Ａ　ｓ層
であるので、従来のＡｔＧ　ａ　Ａ　ｓ層に不純物添加
を行うよりも活性化率は良い。

なお、上記ドナー不純物としては８皿の外にＧｅ、Ｓｎ
、Ｔｅｎ　Ｓｅｔ　８等を用いることが出来る。大略１
０１３〜１０　”ｃｍ−”の程度をイオン打込みする。

不純物濃度はキャリアをどの程度生ぜしめるかは、装置
の要求される特性に応じて設定される。イオン打込みの
エネルギーは、打込み元素に応じて異なるが、５０〜２
００ＫｅＶ程度の範囲を使用する。

次に第４図（Ｃ）に示すように、イオン打込み層とつな
がって、ソース（２５）およびドレイン電極領域（２６
）を、通常の合金法にて形成し、さらに電極金属Ａ７　
（２９，３０）を形成して、電界効果トランジスタを作
成した。なお、３２は界面に誘起されたキャリアを示し
ている。

なお、ソースおよびドレイン領域の形成は、たとえばＡ
　ｕ　−Ｑ　ｅ合金（２０００人）　−Ｎ　ｉ　（ｔｏ
。

人）　−Ａ　ｕ　−Ｑ　ｅ合金（３０００人）を所定部
分に積層し、１１２中、４００Ｃ％”分程度加熱するこ
とによって形成される。

このようにして作成したエンノ・ンスメント型トランジ
スタは、ＡｔＧａＡｓ中に３　Ｘ　１０　”ｃｍ−”程
度ドナーを添加して作成した従来型のへテロ接合電界効
果トランジスタと比べて、移動度で約１．５倍のものが
得られた。しかも表面は酸化しにくいＧ　ａ　Ａ　ｓで
あるため、再現性良くトランジスタを作成できた。

実施例２ 第５図（ａ）〜（ｄ）は、本発明の他の実施列で、エン
ハンスメン＋１とデプレーション型の電界効果トランジ
スタを用いて、ウニノー上に集積回路を構成する場合の
製造工程を示す装置断面図である。

まず、同図軸）に示すように、前記実施例１と同様に、
半絶縁性Ｇ　ａ　Ａ　ｓ基板２１上に分子線エピタキシ
ー法でＡ　ｔＧ　ａ　Ａ　ｇ　層２２を約１μｍ、Ｇａ
Ａｓ層２３を約１０００人成長させる。この際、短チヤ
ネル化によるパンチスルー現象を押えるため、Ｇ　ａ　
Ａ　ｓ層２３内に、Ｂｅを面密度２　Ｘ　１０　”ｃｍ
−”添加した厚さ１００人のＰ”ＧａＡｓ薄層（３３お
よび３４）をそれぞれ形成した。第１の層３３はへテロ
接合界面を走行する担体の３次元的広がシを押えるため
で、界面から２００Ａのところに形成し、第２の）￥１
３４はドレイン空乏層の広が９を押えるため、第１の層
から５００人離九九ところに形成した。これらの２つの
Ｐ＋層以外のＧａＡｓ層２３には、意識的には不純物添
加を行なっていないが、不純物濃度は１０”ｍ’″８以
下であった。

また、ここで作製したＰ９不純物薄層は、厚すき゛ても
薄すぎても効果の薄らぐことが確認された。

最適値は厚みに対しては１０〜２００人であシ、不純物
濃度（単位面積当シ）はＩ　Ｘ　１０　”ｃｍ−”〜Ｉ
　Ｘ　１０　”ｃｍ−２の範囲であった。

このようにして、基本となるべき構造を成長した後、集
積回路を形成した。まず、第５図（ｂ）に示すように、
トランジスタとなるべき領域のうち、デプレーション型
のトランジスタとなるべき領域へ、Ｓｉ＋イオン２４を
７０ＫｅＶで２Ｘ１０”ｔＹｎ″″打込む。この際、Ｇ
ａＡＳ層２３層重３しかも界面から３００人程人離して
イオン打込みするのが望ましい。その後、第５図（Ｃ）
に示すように、ゲート電極２８を形成したのち、これを
マスクに２回目のイオン打込みを、前記実施例１と同一
条件で、両方のトランジスタとなるべき領域に行い、同
様のアニールによって不純物を活性化した。図中、２７
は２回目のイオン打込みで導入したｓｉである。これに
よって、第５図（ｄ）に示すように、エンハンスメント
型とデプレーション型のトランジスタを同時に作成する
ことができた。

なお、上記ドナー不純物としては、Ｓｉの外にＧｅｌ　
５ｒｌｌ　’ｌ’ｅ、Ｓｅｌ　Ｓ等を用いることが出来
る。大略１０１１１〜１０　”ｃｒｎ−”の程度をイオ
ン打込みする。不純物濃度はキャリアをどの程度生ぜし
めるか、即ち装置の要求される特性に応じて設定される
。イオン打込みのエネルギーは打込み元素に応じて異な
るが、５０〜２００ＫｅＶ程度の範囲を便用する。

又、ソースおよびドレイン領域の形成は、たとえばＡ　
ｕ　−Ｑ　ｅ合金（２０００人）−Ｎｉ　（１００人）
　−Ａ　ｕ　−Ｑ　ｅ合金（３０００人）を所定部分に
積層し、Ｈ２中、４００Ｃ，５分程度加熱することによ
って形成される。

以上の実施例では、ＧａＡｓ−ＧａＡｔＡｓ系で構成し
た半導体装置に関して説明したが、他のへテロ接合を構
成する材料も適当である。たとえば、Ａ４Ｇａｔ−ｙＡ
ｓ−ＡｔｘＯａｌ−ｚＡｓ、　ＧａＡｓ　−ＡＺＧａＡ
ＳＰ＋ＩｎＰ−ＩｎＧａＡｓＰ、ＩｎＰ−ＩｎＧａＡｓ
、ＩｎＡｓ　−ＧａＡｓＳｂ等である。

なお、前記実施例１，２とも、オーミックコンタクトを
とシやすくするために、ソースまたは、ソースおよびド
レインに近接する領域に１０　”Ｃｎ＋−”以上の不純
物をドーピングした。

また、前記実施例１，２とも半絶縁性Ｇ　ａ　Ａ　ｓ基
板２１上に直接Ａ　ｔＧ　ａ　Ａ　８層２２を成長させ
たが、従来と同様にバッファ層として半絶縁性Ｇ　ａ　
Ａ　ｓ基板の上に不純物を添加しないＧ　ａ　Ａ　８層
を０．５μｍ程度成長させ、次に前記実施例１，２と同
じ構造を作成しても同等の効果が得られた。

〔発明の効果〕

以上、本発明をまとめると次の様になる。

（１）第１の半導体層とそれより禁制帯幅の小さなＭ２
の半導体層とかへテロ接合を形成して、第２の半導体層
と電子的に接続された２個以上の電極と、前記へテロ接
合近傍に生ずる担体の制御用電極を有する半導体装置に
おいて、第２の半導体層１ｌ−Ｊ：第１の半導体層と担
体制御用電極の間に存在し、かつゲートａ極下には第１
．第２の半導体層共に、ドナーまたはアクセプターとな
る不純物を１０１５ｏｎ−ｓ以下しか含まず、かつソー
ス、またはソースおよびドレインに隣接する領域には当
該不純物を１０”ｍ−”以上含有することを特徴とする
ものである。

添加した不純物に起因して、ヘテロ接合界面近傍に不純
物領域に対応して担体が発生する。

（２）前記第２の半導体層内の少なくともゲート直下部
を含む領域に、不純物を１０１６ｃｒｎ″３以上宮むこ
とを特徴とする。

添加した不純物に起因して、ヘテロ接合界面近傍に不純
物領域に対応して担体が発生する。

ここで、上記（１）で述べたような、ソースあるいはソ
ースおよびドレインに隣接する領域に、当該不純物を１
０　”ａｎ−”以上含有させる技術を併用した方が良い
。

（３）上記ｉｌ＋、　（２１の半導体装置は、担体の走
行する領域、あるいはそれに隣接する領域に、散乱中心
となる不純物が極めて少ないために、超高速で動作する
。

（４）上記ｆｉｌ、　ｆ２＋の半導体装置を集積回路の
要素とすることができる。

（５）集積化の際は、上記１１）の装置をノーマリオフ
、上記（２）の装置をノーマリオンのトランジスタとし
て、同一のウェハに配することが可能である。

（６）さらに集積化にあたって、短チャネルの場合にも
有効に動作させるために、導入した不純物と反対導電型
の不純物薄層を複数層、上記（２）の半導体層内に形成
しておくのが良い。

【図面の簡単な説明】

第１図、第２図は、従来型へテロ接合型電界効果トラン
ジスタのエネルギーダイヤグラム、第３図は、本発明に
係わるトランジスタのエネルギーダイアグラムを示す図
、第４図（ａ）〜（Ｃ）は、本発明の一実施例になる半
導体装置の製造工程を示す装置断面図、第５図（ａ）〜
（ｄ）は、本発明の他の実施例で、集積回路を構成する
場合の製造工程をボす装置断面図である。 ２１−・・半絶縁性ＧａＡｓ基板、２２−　ＡｔＧａＡ
Ｓ　　エピタキシャル層、２３・・・Ｇ　ａ　Ａ　ｓエ
ピタキシャル層、２４・・・１回目のイオン打込みで導
入した８１不純物、２５．２６・・・ソースおよびドレ
イン領域、２７・・・２回目のイオン打込みで導入した
５Ｌ１２８・・・ゲート電極、２９・・・配線用金属、
３２・・・界面に訪起された担体、３３．３４・・・パ
ンチスル−■　　１　　図 第３図 第４図 ■　　５　　図 国分寺市東恋ケ窪１丁目２８０番 地株式会社日立製作所中央研究 所内 ０発　明　者　丸山瑛− 国分寺市東恋ケ窪１丁目２８０番 地株式会社日立製作所中央研究 所内

Claims (1)

1. 【特許請求の範囲】 １、第１の半導体層とそれよシ禁制帯幅の小さな第２の
   半導体層とかへテロ接合を形成して配され、少なくとも
   前記へテロ接合界面近傍に生ずる担体を制御するための
   第１の電極と、２個以上の第２の電極とを有する半導体
   装置において、前記第２の半導体層は前記第１の半導体
   層と前記第１の電極との間に存在し、かつ前記第１の電
   極下のへテロ接合界面近傍に生ずる担体と前記第２の電
   極とが電ｐ的に接続されるように、前記第２の゛成極と
   前記担体の発生する領域との間の領域に、前記担体と同
   一導電型の不純物を１０　”　ｃｍ−’以上含ませてな
   ることを特徴とする半導体装置。 ２、特許請求の範囲第１項記載の装置において、前記第
   １の半導体層が不純物を１０　”　ｃｒｎ＋ｌｌ以下し
   か含まないことを特徴とする半導体装置。 ３、％許請求の範囲第１項または第２項記載の装置にお
   いて、前記第１の電極下に１、前記第２の半導体層が不
   純物を１０　’　′１ｃｍ−”以下しか含まないことを
   特徴とする半導体装置。 ４、特許請求の範囲第１項または第２項記載の装置にお
   いて、前記第１の電極下に、前記第２の半導体層が、前
   記担体の生ずる領域の近傍では不純物を１０　’　”ｃ
   ｍ−”以下しか＠まず、それ以外の領域では不純物を１
   ０　”ｃｍ−”以上含むことを特徴とする半導体装置。 ５、特許請求の範囲第１項、第２項、第３項または第４
   項記載の装置において、前記第２の半導体層内に、前記
   へテロ接合界面近傍に生ずる担体と同一もしくは反対導
   電型の不純物層を、１０〜２００人の厚さにして、少な
   くとも１層以上配したことを特徴とする半導体装置。 ６、特許請求の範囲第５項記載の装置において、前記第
   ２の半導体層内に、不純物濃度と層の厚さの積がＩ　Ｘ
   　１０　”ｃｍ−”　〜Ｉ　Ｘ　１０　”ｃｍ−”の範
   囲にあるような不純物層を配したことを特徴とする半導
   体装置。 ７、％許請求の範囲第１項、第２項、第３項、第４項、
   第５項または第６項記載の装置において、前記第１の半
   導体層としてＡｔＧ　ａ　Ａ　ｓ　を、前記第２の半導
   体層としてＧａＡＳを用いることを特徴とする半導体装
   置。