JPS6041384B2 - 入出力制御方式 - Google Patents
入出力制御方式Info
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- JPS6041384B2 JPS6041384B2 JP21456181A JP21456181A JPS6041384B2 JP S6041384 B2 JPS6041384 B2 JP S6041384B2 JP 21456181 A JP21456181 A JP 21456181A JP 21456181 A JP21456181 A JP 21456181A JP S6041384 B2 JPS6041384 B2 JP S6041384B2
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/177—Initialisation or configuration control
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Description
【発明の詳細な説明】
‘１｝ 発明の技術分野
本発明は、データ処理システムにおける入出力制御方式
に関し、特に複数のチャネル装置を介して入出力装置を
選択するパスが多重に設けられているような入出力シス
テムにおける、効率的なパス選択制御方式に関する。
に関し、特に複数のチャネル装置を介して入出力装置を
選択するパスが多重に設けられているような入出力シス
テムにおける、効率的なパス選択制御方式に関する。
■ 技術の背景
第１図は、本発明が対象としている入出力処理システム
の１例を示したものである。
の１例を示したものである。
図は、３台の物理チャネルＣＨＩ，ＣＨ２，ＣＨ３と、
６台のディスク装置Ｄ，及至Ｄ６とで構成された入出力
システムを示す、ディスク装置○，，Ｄ２，Ｄ３は、物
理チャネルＣＨ，とＣＨ２とに結合され、他方、Ｄ４，
０５，Ｄ６はＣＨ２とＣＨ３とに結合されている。この
結果、各ディスク装置は、選択可能な２つのアクセス・
パスをもつことになる。入出力システムにおいて入出力
制御を司る１／○スーパー／ゞィザ（１０Ｓ）は、ディ
スク装置Ｄ，，Ｄ２，Ｄ３にアクセスできるチャネル群
ＣＨＩ，ＣＨ２を、１つの論理チャネルＬＣＨＩとして
扱い、同様にして、ディスク装置Ｄ４，巧，Ｄ６に対す
る物理チャネルＣＨ２，ＣＨ３を、１つの論理チャネル
ＬＣＨ２として扱っている。
６台のディスク装置Ｄ，及至Ｄ６とで構成された入出力
システムを示す、ディスク装置○，，Ｄ２，Ｄ３は、物
理チャネルＣＨ，とＣＨ２とに結合され、他方、Ｄ４，
０５，Ｄ６はＣＨ２とＣＨ３とに結合されている。この
結果、各ディスク装置は、選択可能な２つのアクセス・
パスをもつことになる。入出力システムにおいて入出力
制御を司る１／○スーパー／ゞィザ（１０Ｓ）は、ディ
スク装置Ｄ，，Ｄ２，Ｄ３にアクセスできるチャネル群
ＣＨＩ，ＣＨ２を、１つの論理チャネルＬＣＨＩとして
扱い、同様にして、ディスク装置Ｄ４，巧，Ｄ６に対す
る物理チャネルＣＨ２，ＣＨ３を、１つの論理チャネル
ＬＣＨ２として扱っている。
そこで、ＬＣＨＩとＬＣＨ２とにおいて、たとえばそれ
ぞれの配下の２つの物理チャネルに、均等なパスの配分
を行なったような場合には、両方の論理チャンネルに属
する物理チャネルＣＨ２の負荷は、他のＣＨＩ，ＣＨ３
よりも大きくなり、ＣＨ２を経由するパスを指定された
ディスク装置からの物理チャネル待ちが、データ転送中
であるなどの理由で多発して、物理チャネルＣＨ２から
の要求は、他よりも長い応答時間をもつようになる。
ぞれの配下の２つの物理チャネルに、均等なパスの配分
を行なったような場合には、両方の論理チャンネルに属
する物理チャネルＣＨ２の負荷は、他のＣＨＩ，ＣＨ３
よりも大きくなり、ＣＨ２を経由するパスを指定された
ディスク装置からの物理チャネル待ちが、データ転送中
であるなどの理由で多発して、物理チャネルＣＨ２から
の要求は、他よりも長い応答時間をもつようになる。
そのため、このような負荷のアンバランスにより、入出
力処理全体の効率が低下することになる。（３｝ 従来
技術と問題点 従来、入出力システムにおける入出力パス選択法として
は、ＲＯＴＡＥ，ＳＥＱ，ＬＣＵなどの手法が用いられ
ているが、これらは、それぞれのシステムの物理構成に
基づいてパス選択を行なうものである。
力処理全体の効率が低下することになる。（３｝ 従来
技術と問題点 従来、入出力システムにおける入出力パス選択法として
は、ＲＯＴＡＥ，ＳＥＱ，ＬＣＵなどの手法が用いられ
ているが、これらは、それぞれのシステムの物理構成に
基づいてパス選択を行なうものである。
しかも選択法が固定されているため、実際の入出力処理
で、パス間に負荷のかたよりができても、対処すること
ができなかった。｛４｝ 発明の目的 本発明は、上述した入出力システムにおいて、負荷の配
分が均等化するようにし、パス選択順序を動的に変更す
る入出力制御方式を提供することを目的とする。
で、パス間に負荷のかたよりができても、対処すること
ができなかった。｛４｝ 発明の目的 本発明は、上述した入出力システムにおいて、負荷の配
分が均等化するようにし、パス選択順序を動的に変更す
る入出力制御方式を提供することを目的とする。
‘５｝ 発明の構成
本発明は、各パス毎の応答時間を監視し、これをパス選
択論理にフィードバックすることにより、上記目的を達
成するものであり、その発明の構成は、複数の入出力装
置と、該複数の入出力装置の各々に対して設けられた複
数の入出力パスと、パス選択手段とを有する入出力シス
テムにおいて、上記複数の入出力パスの選択順序を表わ
すパターンをそれぞれが含む複数のェントリで構成され
たパス選択テーブル手段と、入出力装置に対するアクセ
ス要求が起る度に上記パス選択テーブル手段から謙出す
ェントリ位置を順次変更するポィンタ手段と、談議出し
たヱントリの入出力パス選択順序パターンにしたがって
上記パス選択手段を制御する手段と、各入出力パスの応
答時間を監視して上記パス選択テーブル手段のェントリ
内容を修正し最適化する手段とを備えて、入出力パス選
択の平均応答時間を短縮するように制御することを特徴
としている。
択論理にフィードバックすることにより、上記目的を達
成するものであり、その発明の構成は、複数の入出力装
置と、該複数の入出力装置の各々に対して設けられた複
数の入出力パスと、パス選択手段とを有する入出力シス
テムにおいて、上記複数の入出力パスの選択順序を表わ
すパターンをそれぞれが含む複数のェントリで構成され
たパス選択テーブル手段と、入出力装置に対するアクセ
ス要求が起る度に上記パス選択テーブル手段から謙出す
ェントリ位置を順次変更するポィンタ手段と、談議出し
たヱントリの入出力パス選択順序パターンにしたがって
上記パス選択手段を制御する手段と、各入出力パスの応
答時間を監視して上記パス選択テーブル手段のェントリ
内容を修正し最適化する手段とを備えて、入出力パス選
択の平均応答時間を短縮するように制御することを特徴
としている。
■ 発明の実施例
以下に、本発明を実施例にしたがって詳述する。
第２図は、本発明によるパス選択テーブルの機能を説明
するための実施例を示す。
するための実施例を示す。
同図において、１は論理チャネルＬＣＨＩ用のパス選択
テーフル、２は論理チャネルＬＣＨ２用のパス選択テー
ブルを表わし、１′，１″，２′，２″は、それぞれ、
パス選択テープルー，２が、動的に修正されたそものを
表わす。
テーフル、２は論理チャネルＬＣＨ２用のパス選択テー
ブルを表わし、１′，１″，２′，２″は、それぞれ、
パス選択テープルー，２が、動的に修正されたそものを
表わす。
１／０スーパーバイザ（１０Ｓ）は、これらのパス選択
テーブルにしたがって、パスの選択を行なつｏ各パス選
択テーブルは３つのェントリで構成され、各ェントリは
２つの数字を含んでいる。
テーブルにしたがって、パスの選択を行なつｏ各パス選
択テーブルは３つのェントリで構成され、各ェントリは
２つの数字を含んでいる。
これらの各ェントリの数字は、入出力システムにおいて
パス選択の順序を制御するためのパターンとなつている
。たとえば、テーブル１の先頭のェントリ（２，１）は
、１０Ｓが、ディスクＤ．及至Ｄ３に対するアクセス要
求を受付けたとき、論理チャネルＬＣＨＩを通じてまず
ＣＨ２を選択し、それがビジ（ＢＵＳＹ）の場合に、Ｃ
ＨＩを選択する、というパス選択順序の指示を表わして
いる。
パス選択の順序を制御するためのパターンとなつている
。たとえば、テーブル１の先頭のェントリ（２，１）は
、１０Ｓが、ディスクＤ．及至Ｄ３に対するアクセス要
求を受付けたとき、論理チャネルＬＣＨＩを通じてまず
ＣＨ２を選択し、それがビジ（ＢＵＳＹ）の場合に、Ｃ
ＨＩを選択する、というパス選択順序の指示を表わして
いる。
テーブル１の２番目のェントリ（２，１）は、１０Ｓが
、次にＬＣＨＩを使用するアクセス要求を受付けたき、
参照される。同様に、３番目のェントリは更に次のアク
セス要求において参照され、再び先頭のェント川こ戻る
ようにされる。ＬＣＨ２用のパス選択テーブル２も、テ
ープルーと全く同じ機能を果す。テーブル１とテーブル
２との各ェントリのパターンは、全て、最初にＣＨ２を
選択する指示を与えるように設定されている。
、次にＬＣＨＩを使用するアクセス要求を受付けたき、
参照される。同様に、３番目のェントリは更に次のアク
セス要求において参照され、再び先頭のェント川こ戻る
ようにされる。ＬＣＨ２用のパス選択テーブル２も、テ
ープルーと全く同じ機能を果す。テーブル１とテーブル
２との各ェントリのパターンは、全て、最初にＣＨ２を
選択する指示を与えるように設定されている。
このため、入出力システムの動作の進行とともに、特に
ＣＨ２に負荷が集中するようになる。そこで、後述され
る最適化のためのパターン修正が行なわれる。テーブル
１′または２′は、各々テーブル１または２の先頭ェン
トリのパターンを反転し、パス選択順序が逆になるよう
に修正したものであ。
ＣＨ２に負荷が集中するようになる。そこで、後述され
る最適化のためのパターン修正が行なわれる。テーブル
１′または２′は、各々テーブル１または２の先頭ェン
トリのパターンを反転し、パス選択順序が逆になるよう
に修正したものであ。
これにより、ＣＨ２の負荷を減少させることができる。
この修正処理は、テープルーまたは２の状態において、
各パスの平均応答時間を監視し、それが過度に長くなっ
た場合に行なわれる。テーフル１″または２″は、テー
ブル１′または２′のパターンによっても、なお負荷が
アンバランスの状態であった場合に、２番目のェントリ
のパターンを反転する修正を行なったものである。上述
した第２図の例は、各パス選択テーブルのェントリ数が
３で、パターンの要素数が２の場合であるが、ェントリ
数を更に増加すば、一層さめの細い制御を行なうことが
可能である。
この修正処理は、テープルーまたは２の状態において、
各パスの平均応答時間を監視し、それが過度に長くなっ
た場合に行なわれる。テーフル１″または２″は、テー
ブル１′または２′のパターンによっても、なお負荷が
アンバランスの状態であった場合に、２番目のェントリ
のパターンを反転する修正を行なったものである。上述
した第２図の例は、各パス選択テーブルのェントリ数が
３で、パターンの要素数が２の場合であるが、ェントリ
数を更に増加すば、一層さめの細い制御を行なうことが
可能である。
そして、パターンの要素数が３以上の場合、すなわち、
１論理チャネル中に３以上の物理チャネルを含む場合に
は、最良のパタ−ンを修正用パターンとして選べばよい
。また、障害の多いパスは、ハード的にリトラィされる
ケースが多いから、結局、応答時間が延びて、次第に選
択順位が下り、選択されにくくなる。
１論理チャネル中に３以上の物理チャネルを含む場合に
は、最良のパタ−ンを修正用パターンとして選べばよい
。また、障害の多いパスは、ハード的にリトラィされる
ケースが多いから、結局、応答時間が延びて、次第に選
択順位が下り、選択されにくくなる。
すなわち、この方式はパス障害にも強い方式とえる。第
３図は、本発明を適用した実施例入出力システムの構成
図である。
３図は、本発明を適用した実施例入出力システムの構成
図である。
同図において、３は処理装置、４はＣＨＩ，５はＣＨ２
，６はＣＨ３，７及至９はディスク装置Ｄ，，Ｄ２，．
・・・，Ｄｎである。
，６はＣＨ３，７及至９はディスク装置Ｄ，，Ｄ２，．
・・・，Ｄｎである。
また１ ０は１０Ｓによる入出力制御部、１１はそのパ
ス選択機能部、１２は論理チャネルＬＣＨＩ用のパス選
択テーフル、１３はそのポインタ、１４は論理チャネル
ＬＣＨ２用のパス選択テーフル、１５はそのポィソタ、
１６は各パス毎の平均応答時間およびアクセス頻度を監
視する応答時間監視部、１７はパス選択テーブル修正処
理部、をそれぞれ示す。入出力制御部１川ま、ユーザー
からのディスク装置に対するアクセス要求を受付けると
、ＣＣＷの設定等の入出力処理に必要なプログラム制御
を行なう。
ス選択機能部、１２は論理チャネルＬＣＨＩ用のパス選
択テーフル、１３はそのポインタ、１４は論理チャネル
ＬＣＨ２用のパス選択テーフル、１５はそのポィソタ、
１６は各パス毎の平均応答時間およびアクセス頻度を監
視する応答時間監視部、１７はパス選択テーブル修正処
理部、をそれぞれ示す。入出力制御部１川ま、ユーザー
からのディスク装置に対するアクセス要求を受付けると
、ＣＣＷの設定等の入出力処理に必要なプログラム制御
を行なう。
このとき、パス選択機能部１１は、パス選択テーブル１
２または１４を参照して、第２図で説明した方法でパス
選択を行なう。テーブルの参照は、ポィンタ１３または
１５により指示されたヱントリについてのみ行なわれる
。ポィンタ１３および１５は、テーブル参照が行なわれ
る毎に、ポィンタ位置を１つずつ移動し、テーブル内の
全ェントリが順次的に参照されるようにする。
２または１４を参照して、第２図で説明した方法でパス
選択を行なう。テーブルの参照は、ポィンタ１３または
１５により指示されたヱントリについてのみ行なわれる
。ポィンタ１３および１５は、テーブル参照が行なわれ
る毎に、ポィンタ位置を１つずつ移動し、テーブル内の
全ェントリが順次的に参照されるようにする。
応答状態監視部１６は、各パスについて、ＳＩＯ命令発
行時刻と完了時刻とを調べ、その差の応答時間およびＳ
ＩＯ命令発行回数のデータを記憶する。
行時刻と完了時刻とを調べ、その差の応答時間およびＳ
ＩＯ命令発行回数のデータを記憶する。
パス選択テーブル修正処理部１７は、応答状態監視部１
６に記憶されている各パスの応答状態データに基づいて
、最適化ルーチンにより、テーブル１２および１４を修
正する処理を行なう。
６に記憶されている各パスの応答状態データに基づいて
、最適化ルーチンにより、テーブル１２および１４を修
正する処理を行なう。
最適化ルーチンのアルゴリズムは、次のようなものであ
る。■ 応答状態データに基づいて、平均応答時間の小
さいパス順のパターンを作成する（最良パターン）。
る。■ 応答状態データに基づいて、平均応答時間の小
さいパス順のパターンを作成する（最良パターン）。
■ パス選択テーブルの各ェントリについて、■の最良
パターンと逆のパターン（最悪パターン）またはそれに
近いパターンをもつヱントリを１つ探す。
パターンと逆のパターン（最悪パターン）またはそれに
近いパターンをもつヱントリを１つ探す。
■ ■で求めたヱントリを、■の最良パターンで置き換
える。
える。
なお、パス選択テーブル修正処理は、パス間の負荷のア
ンバランスが一定の大きさを超えた場合に起動されるが
、定期的に起動されるようにしてもよい。
ンバランスが一定の大きさを超えた場合に起動されるが
、定期的に起動されるようにしてもよい。
ｔ７｝ 発明の効果
以上述べたように、本発明によれば、入出力パス選択に
用いるアルゴリズムは物理構成に無関係であるため、シ
ステム構成の変更に対しても適応が容易であり、かつ動
的に入出力パス毎の負荷を均一化することができるため
、システム全体の処理効率を向上させることができる。
用いるアルゴリズムは物理構成に無関係であるため、シ
ステム構成の変更に対しても適応が容易であり、かつ動
的に入出力パス毎の負荷を均一化することができるため
、システム全体の処理効率を向上させることができる。
図面の簡単な説明第１図は、本発明が適用される入出力
システムの構成図、第２図はパス選択テーブルの実施例
による機能説明図、第３図は実施例の入出力システム構
成図である。
システムの構成図、第２図はパス選択テーブルの実施例
による機能説明図、第３図は実施例の入出力システム構
成図である。
図において、１，１′，１″および２，２′，２″は、
パス選択テーブルの修正処理過、３は処理装置、４乃至
６はチャネル、７乃至９はディスク装置、１川ま入出力
制御部、１１はパス選択機能部、１２，１４はパス選択
テーフル、１３，１５はポィンタ、１６は応答状態監視
部、１７はパス選択テーブル修正処理部１７、をそれぞ
れ表わす。
パス選択テーブルの修正処理過、３は処理装置、４乃至
６はチャネル、７乃至９はディスク装置、１川ま入出力
制御部、１１はパス選択機能部、１２，１４はパス選択
テーフル、１３，１５はポィンタ、１６は応答状態監視
部、１７はパス選択テーブル修正処理部１７、をそれぞ
れ表わす。
ナ’四
寸Ｚ図
チ３図
Claims (1)
- １ 複数の入出力装置と、該複数の入出力装置の各々に
対して設けられた複数の入出力パスと、パス選択手段と
を有する入出力システムにおいて、上記複数の入出力パ
スの選択順序を表わすパターンをそれぞれが含む複数の
エントリで構成されたパス選択テーブル手段と、入出力
装置に対するアクセス要求が起る度に上記パス選択テー
ブル手段から読出すエントリ位置を順次変更するポイン
タ手段と、該読出したエントリの入出力パス選択順序パ
ターンにしたがつて上記パス選択手段を制御する手段と
、各入出力パスの応答時間を監視して上記パス選択テー
ブル手段のエントリ内容を修正し最適化する手段とを備
えて、入出力パス選択の平均応答時間を短縮するように
制御することを特徴とする入出力制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21456181A JPS6041384B2 (ja) | 1981-12-25 | 1981-12-25 | 入出力制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21456181A JPS6041384B2 (ja) | 1981-12-25 | 1981-12-25 | 入出力制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58112123A JPS58112123A (ja) | 1983-07-04 |
| JPS6041384B2 true JPS6041384B2 (ja) | 1985-09-17 |
Family
ID=16657757
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21456181A Expired JPS6041384B2 (ja) | 1981-12-25 | 1981-12-25 | 入出力制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6041384B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60156137A (ja) * | 1983-09-30 | 1985-08-16 | Fujitsu Ltd | 要求パタ−ンデ−タ転送装置 |
| JP2905373B2 (ja) * | 1993-10-01 | 1999-06-14 | 富士通株式会社 | ディスク制御装置及びその制御方法 |
-
1981
- 1981-12-25 JP JP21456181A patent/JPS6041384B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58112123A (ja) | 1983-07-04 |
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